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製品の詳細
主な特長
アプリケーション/用途
Parametric specs for High-Speed DACs (≥ 1MHz)
Resolution (bits) | 14 |
# Channels | 1 |
fCLK (Msps) | 4600 |
IOUT (mA) | 80 |
PDISS (mW) | 2300 |
Interface | Interleaved, LVDS |
VSUPPLY (V) | 3.3 |
Package/Pins | CSBGA/256 |
Budgetary Price (See Notes) | 0 |
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Technical Docs
パラメーター
Parametric specs for High-Speed DACs (≥ 1MHz)
Resolution (bits) | 14 |
# Channels | 1 |
fCLK (Msps) | 4600 |
IOUT (mA) | 80 |
PDISS (mW) | 2300 |
Interface | Interleaved, LVDS |
VSUPPLY (V) | 3.3 |
Package/Pins | CSBGA/256 |
Budgetary Price (See Notes) | 0 |
主な特長
- 出力更新レート:4.6Gsps
- ダイレクトRF合成:47MHz~1003MHz
- ケーブル帯域へのHD3のエイリアシングなし
- 業界トップクラスのDOCSIS 3.0性能ノイズフロア
- -70dBc (fOUT = 900MHzの場合) (8チャネル、256 QAM)
- -66dBc (fOUT = 900MHzの場合) (16チャネル、256 QAM)
- -62dBc (fOUT = 900MHzの場合) (32チャネル、256 QAM)
- -57dBc (fOUT = 500MHzの場合) (128チャネル、256 QAM)
- 高出力電力:9dBm (CW)
- 低ソリューション電力が可能
- 4:1の多重化LVDS入力
- ポート当り最大1150Mwps
- ダブルデータレート(DDR)モード
- 入力データ同期用のDLL内蔵
- パリティエラーフラグ
- 50Ωの差動出力終端内蔵
- 入力レジスタのスキャンモード
- 小型256ピンCSBGAパッケージ(17mm × 17mm)
- 評価キット入手可能(MAX5882EVKIT+をご注文ください)
アプリケーション/用途
- 放送ビデオ変調器
- ケーブルモデム終端システム(CMTS)
- DOCSIS準拠エッジQAMデバイス
- ビデオオンデマンド(VOD)
説明
14ビット4.6Gspsのデジタル-アナログコンバータ(DAC)のMAX5882は、ケーブルモデム終端システム(CMTS)およびエッジQAM (EQAM)機器のマルチキャリア直交振幅変調(QAM)信号のダイレクトRF合成用に設計されています。このDACは、優れたスプリアス、ノイズ、および隣接チャネルパワー(ACP)性能を備え、DOCSIS® (Data-Over-Cable Service Interface Specification)に規定された47MHz~1003MHzのケーブルダウンストリーム帯域で複数のキャリアをダイレクト合成します。4.6Gspsの更新レートによって、2GHz以上の帯域幅で信号のデジタル生成が可能です。
このデバイスは、4つの14ビット多重化低電圧差動信号(LVDS)入力ポートを備え、それぞれダブルデータレート(DDR)またはシングルデータレート(SDR)モード時に最大1150Mwpsで動作します。これらの入力は、差動高速トランシーバロジック(DHSTL)入力レベルも許容します。このデバイスは、立上りおよび立下りクロックエッジの両方で変換がトリガされる場合はDAC更新レートの1/2のクロックを許容します。各ポートの入力データレートは、DAC更新レートの1/4、またはクロックレートの1/2です。デバイスは、遅延ロックループ(DLL)を備え、FPGAまたはASICとのインタフェースが簡単になります。DLLを使用し、出力クロック(DATACLK)の位相は、入力LVDSデータバスがデータのラッチに使用される内蔵クロックに対して適正なタイミング関係となるように調整されます。
このデバイスは、ダイナミック性能を最適化するための50Ω差動出力終端を内蔵する電流ステアリングDACです。このデバイスは、3.3Vおよび1.8V電源で動作し、4.6Gsps時の消費電力は2.3Wです。このデバイスは、上位民生用温度範囲(0℃~+85℃)での動作が保証され、鉛(Pb)フリー/RoHS準拠の256ピンCSBGAパッケージで提供されます。
このデバイスは、4つの14ビット多重化低電圧差動信号(LVDS)入力ポートを備え、それぞれダブルデータレート(DDR)またはシングルデータレート(SDR)モード時に最大1150Mwpsで動作します。これらの入力は、差動高速トランシーバロジック(DHSTL)入力レベルも許容します。このデバイスは、立上りおよび立下りクロックエッジの両方で変換がトリガされる場合はDAC更新レートの1/2のクロックを許容します。各ポートの入力データレートは、DAC更新レートの1/4、またはクロックレートの1/2です。デバイスは、遅延ロックループ(DLL)を備え、FPGAまたはASICとのインタフェースが簡単になります。DLLを使用し、出力クロック(DATACLK)の位相は、入力LVDSデータバスがデータのラッチに使用される内蔵クロックに対して適正なタイミング関係となるように調整されます。
このデバイスは、ダイナミック性能を最適化するための50Ω差動出力終端を内蔵する電流ステアリングDACです。このデバイスは、3.3Vおよび1.8V電源で動作し、4.6Gsps時の消費電力は2.3Wです。このデバイスは、上位民生用温度範囲(0℃~+85℃)での動作が保証され、鉛(Pb)フリー/RoHS準拠の256ピンCSBGAパッケージで提供されます。