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10タップ、シリコンディレイライン

製品の詳細

主な特長

簡易ブロック図

Technical Docs

データシート 10タップ、シリコンディレイライン Nov 17, 1999
アプリケーションノート Silicon Timed Circuits: Frequently Asked Questions

サポートとトレーニング

技術質問への回答についてはナレッジベースで検索ください。

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マキシムでは、お客様の技術的質問にお答えするため、アプリケーションエンジニアの専任チームも配置しています。 サポートセンター をご利用ください。

サンプルについて:
サンプルは、外部のADI Sample Siteでのご注文となります。選択したパーツはSample Siteログイン後、カートに引き継がれます。Sample Siteを初めて使用する際は、アカウント登録をお願いいたします。Sample Siteに関するご質問は、SampleSupport@analog.comまでお問合せください。

主な特長

  • All-silicon timed delay circuit
  • 10 equally spaced taps
  • Delay tolerance ±2ns or 5%, whichever is greater
  • Stable, precise delays; leading and trailing edge accuracy
  • Low-power CMOS with TTL compatibility
  • Vapor phase, IR, and wave-solderable

アプリケーション/用途

説明

The DS1010 10-in-1 Silicon Delay Line reproduces an input logic state at the output after delays provided by 10 equally spaced taps. Delays range from 5ns to 500ns (see table), with a tolerance of ±2ns or 5% (whichever is greater) at room temperature.

By enabling precise timing adjustments, Dallas Silicon Delay Lines improve system performance. They provide an effective, economical solution to the designer working with the complex timing requirements of mismatched ASICs or other components, or with the strict timing tolerances of increasing system clock rates. Each delay line die is laser-optimized and molded into an auto-insertable DIP or space-saving SOIC package.

簡易ブロック図

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データシート 10タップ、シリコンディレイライン Nov 17, 1999
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