ユーザーガイド 3910

GPSレシーバMAX2769のユーザガイド

筆者: David Weber

要約: このアプリケーションノートでは、低コストのシングルコンバージョン低IF GPSレシーバチップであるMAX2769について説明します。このチップは従来モデルよりも優れた柔軟性と性能を実現しています。また、MAX2769の評価キット(EVキット)のテスト手順と、評価用として推奨されるいくつかのSPIレジスタ設定についても説明します。

はじめに

MAX2769は、低コストのシングルコンバージョン低IF GPSレシーバチップであり、従来モデルよりも優れた柔軟性と性能を実現しています。このデバイスは、モバイルハンドセット、PDA、および組込み型PCなどの幅広いGPSアプリケーションと、自動車アプリケーションが対象です。MAX2769は、市場でも最も柔軟性の高い高性能で低電力のGPSレシーバです。

ICの機能

低DC消費電力

必要な消費電力は通常3Vで16mA~23mAです。SPI制御を使用すると、デバイスはアイドルモードに設定することができます。アイドルモードではクロックバッファと温度センサのみが動作しており、消費電流が0.5mAまで低下します。

関連BOMの低コスト化とサイズの削減

MAX2769は、内部にフィルタ機能を備えたダイレクトダウンコンバージョン設計であり、外付けのフィルタ部品が不要です。カスケードチェーン(初段のNFが標準で0.8dB)の場合の1.4dBという優れた雑音指数(NF)によって、パッシブアンテナとともにこのデバイスを使用することができます。外付けのLNAは必要ありません。MAX2769は、中間周波数のフィルタリングやプリアンプを削除出来る設計となっているため、レシーバの実装に必要な基板スペースが少なくてすみます。

アクティブアンテナを必要とするアプリケーションでの柔軟性

設計者は、自動車アプリケーションにおけるように、このデバイスをアクティブアンテナとともに使用することができます。アクティブアンテナのアプリケーションでは、2番目の内部経路を選択することができます。この経路は、より低い利得(19dBに対して13dB)とわずかに高いNF (0.8dBに対して1.1dB)を備えた別のLNA (LNA2)につながっています。この手法によって、デフォルトモードの3Vで23mA~21mAに比べて16mA~19mAという電力節減を達成することができます。

電圧は、アクティブデバイスにバイアスをかけるために特別にピン3から供給されます。この電圧は、パッシブアンテナでのアプリケーションのためにSPIインタフェースを介して無効にすることができます。ただし、電圧を有効にしている場合、LNAは、アクティブアンテナが存在するかどうかに応じて自動的に選択されます。LNAゲートモードでは、1.5mAを超える負荷電流がアンテナのバイアスピンで検出されたかどうかに応じて、2つのLNAを自動的に切り替えるようにレシーバが構成されています。ユーザはアクティブアンテナを使用するアプリケーションとパッシブアンテナを使用するアプリケーションを個別に設計する必要がなくなり、チップは、いずれのアプリケーションについても適切なLNAを自動的に選択します。自動LNA選択が必要でない場合は、Config1レジスタ<14:13>を通じて無効にすることができます。

水晶基準のための内部容量負荷のトリミング

MAX2769を水晶振動子とともに使用するときは、デバイスに適合させるための外付け負荷コンデンサを調整する必要はありません(SPIインタフェースを通じて内部の水晶負荷コンデンサのバンクをプログラムすることによって、負荷をトリミングして正確な基準周波数を得ることができます)。内部バンクは約11pF~17pF (9pFの寄生容量を加えた設定値)の範囲にわたってプログラムすることができます。水晶振動子と水晶振動子入力端子の間に単一の直列コンデンサを配置しています。必要な負荷の値が11pF~17pFの場合、プログラムした値に影響することのないように、このカップリングコンデンサの値を大きくすることができます(たとえば、10nF)。負荷容量が11pF未満の水晶の場合、内部バンクと直列に追加するカップリングコンデンサを小さくすることが可能で、デバイスに配置される負荷が低減されます。いずれにしても、最終の周波数のトリミングは、SPIインタフェースを通じて内部で実行することができます。

基準およびIF周波数の柔軟性

この設計は、8MHz~44MHzの幅広い基準周波数に対応しています(デフォルト設定は16.328MHz)。IF周波数は、63ステップで0~12.5MHzに調整可能です(デフォルト設定は4.092MHz。より高い周波数で安定させるためには追加のステップが必要になるため、IF周波数は4.092MHz以下を維持することをお勧めします)。フラクショナルNシンセサイザは優れた位相ノイズを維持しながら小さなステップサイズが可能なため、この柔軟性によって性能が損なわれることはありません。市販の他の製品には、このような高度な柔軟性は備わっていません。

IFフィルタの柔軟性

IFでのフィルタリングは重要です。このフィルタリングによって、ノイズの帯域幅が制限されて感度が向上すると同時に干渉が除去されるからです。MAX2769のIFフィルタリングは極めて高い柔軟性を備えています。この設計では、コンプレックスポリフェーズバターワース構成を使用しており、3次または5次に設定することが可能で、またアプリケーションの要求に合わせてバンドパスフィルタまたはローパスフィルタに設定することができます。選択したIFに適合するように中心周波数をプログラムすることも可能です。3dB帯域幅を2.5MHz、4.2MHz、8.0MHz、または24MHzから選択することができます。ユーザは、アプリケーションの性能が最適になるように設計を選択することができます。(注:これらは両側3dBの帯域幅です。ローパスオプションが選択された場合、帯域幅は半分にカットされ、1.25MHz、2.1MHz、4.0MHz、および9MHzになります。実際、最も高い設定はローパス構成にのみ使用しなければいけません。)この製品の従来モデルでは、固定IF周波数のデータを通過させるために4.8MHzのローパスフィルタが必要でした。今回の設計では、2.6MHzのバンドパス設計を採用することができるため、ノイズの帯域幅を約3dB低減して、システムの感度を向上させることができます。フィルタは(バンドパスモードにおいて)、FC ±1.023MHzでの低下が1dB以下となるように設計されています。

広範囲のレベル制御による高システム利得

信号強度が低い環境でアクティブアンテナを用いずにMAX2769を使用するには、レシーバが十分な利得を備えていることが必須です。このデバイスは通常、60dB~65dBの利得調整によって(アナログモードで)最大110dBの利得を利用することができます。

共存フィルタリング用に増幅したRF信号を利用

独立型のアプリケーションには外付けのフィルタリングは必要ありませんが、直近にあるセルラや無線LAN伝送と共存するには、GPSレシーバのフロントエンドのオーバドライブを防止するために追加のフィルタリングを必要とする場合があります。MAX2769では、LNAの初段出力とミキサ入力(それぞれピン2と5)の間でRF信号を利用することが可能です。フィルタリングが望ましくない場合は、カップリングコンデンサを介してこれらのポートを接続することができます。ただし、この点にフィルタリングを導入しても、レシーバの良好な感度に与える影響はわずかです(たとえば、通常のデバイスパラメータの場合、挿入損失が1dBのSAWフィルタのカスケードNF(すなわちGPS感度)は、約0.15dB低下するだけです)。

出力モードの柔軟性

大半のGPSデバイスには単一の出力モードしか備わっていません。MAX2769の出力は、ADCの1~3ビットの出力によって、アナログ、CMOS、または有限差動ロジック(符号なしまたは補数バイナリ形式)にプログラムすることができます。

温度センサとステータスモニタリング

温度センサが内蔵されており、必要であれば、外部から較正することができます。LDピンでロック検出ステータスが得られる間、MAX2769をプログラムすることで、出力信号、リファレンスクロック、またはシグマ-デルタテストの結果を代わりに提供することができます。また、アクティブアンテナと短絡されるように、あるいは電圧用の独立したテストポイントとなるようにプログラムすることもできます。

MAX2769は、3線式SPIインタフェースを介して10個のレジスタによってプログラムされます。表1で、各レジスタについて説明しています。詳細については、MAX2769のデータシートを参照してください。

表1. SPI設定レジスタの説明
Register Address Function Default
CONF1<31:0> 0000 Configures Rx and IF sections, sets antenna bias and LNA autoselect A2919A3
CONF2<31:0> 0001 Configures AGC and output format 055028C
CONF3<31:0> 0010 Configures PGA, and details of AGC, filtering, and data streaming EAFE1DC
PLLCONFIG<31:0> 0011 Sets PLL, VCO, and CLK settings 9EC0008
DIV<31:0> 0100 Sets PLL main and reference division ratios 0C00080
FDIV<31:0> 0101 Sets PLL fractional division ratios 8000070
STRM<31:0> 0110 Configures DSP interface frame streaming 8000000
CLK<31:0> 0111 Sets fractional clock divider values 10061B2
TEST1<31:0> 1000 Sets up test mode 1E0D401
TEST2<31:0> 1001 Sets up test mode 14C0002

MAX2769のEVキットの初期特性については、以下の推奨手順で、表2に示すパラメータを測定することができます。詳細については、MAX2769のEVキットのデータシートを参照してください。一部の設定値は、テストを容易にするためデフォルト値と異なります。ユーザはいろいろな設定値を自由に選択することができます。

表2. 推奨手順でテストするパラメータ
Parameter Pins at Which Measurements Are Made on the MAX2769 Connectors at Which Measurements Are Made on the MAX2769 EV Kit Target Value
LNA1 Gain 27–2 J7–J8 19dB
LNA2 Gain 25–2 J6–J8 13dB
System IP3 with LNA1 27–18 J7–J2 -26dBm
System IP3 with LNA2 25–18 J6–J2 -20dBm
LNA1 NF (Default Mode) 27–2 J7–J8 0.8dB
LNA2 NF 25–2 J6–J8 1.5dB
LNA1 P1dB (Output) 27–2 J7–J8 8dBm
LNA2 P1dB (Output) 25–2 J6–J8 10dB
Cascaded System NF, LNA1 27–18 J7–J2 1.4dB
Cascaded System NF, LNA2 25–18 J6–J2 2.7dB
Current Consumption (Default Mode, LNA1) 11, 13, 14, 19, 23 W19, W20, W11, W12 19mA (default mode device only) (36mA at 3V, 140mA at ±5V for entire EV kit)
IF Output Gain Range (4.092MHz IF) 27–18 J6 or J7–J2 55dB to 110dB
3dB IF Filter Passband 27–18 J7–J2 2.5MHz (default)
4MHz Offset Filter Rejection 18 J7–J2 29dB (3rd-order BPF), 48dB (5th-order BPF)
Digital Output 25, 27–17, 18, 20, 21 J12–J9 CMOS square wave with 50% duty cycle
AGC Function 25, 27–17, 18, 20, 21 J12–J9 Flat, -105dBm to -65dBm input

デバイスの初期特性のための推奨テスト手順

U8をインストールする必要があります。U8またはY2のみをインストールするようにしてください。このソフトウェアは、16.368MHzのリファレンス周波数を想定しています。別の周波数を使用する場合は、PLLCONFIG<22:21>を変更してください。EVキットで、U28、R61、R62、R63、R64、R65、C68、およびC69を取り外します。C26を取り付ける必要があります。ただしU11はボード上に取り付けないでください。カスケード測定のため、RFケーブルを使用してJ8をJ12に接続します。

アナログ測定では(以下のステップ1~14を参照してください)、必ずR47、R48、R52、およびR54を挿入してください。これによって、2つの(MAX4444)差動からシングルエンドのラインレシーバを通じて、測定場所であるポートJ3 (I out)とJ2 (Q out)に出力経路を接続します。50Ωの負荷(スペクトルアナライザのケーブルなど)は、正しい負荷用のポートに配置してください(バランT2とT3は必要ではないため取り付けないようにしてください)。

以下のとおりにジャンパを設定します
  • W1~W9を接続します。
  • W16、W17(信号経路を接続)、およびW23の上端の2つのピンを接続します。これによって信号をグランドに短絡します。
  • W13~W15、W18、およびW28を接続しないでください(W13~W15が事前設定を行い、SPIコマンドを無効にすることに注意してください)。

LNA1のテスト(デフォルトの電流モード)

1. W19、W20、W11、およびW12に3V、±5V、およびGNDを加えます。

2. ソフトウェアを実行し、以下に示し付録で説明されているとおりに新しいデフォルトのレジスタ設定をセットアップします(これらは必ずしもデフォルト値ではないことに留意してください)。

Config1: A2959A3
Config2: 85502AC
Config3: EAFF1DC
PLL Config: 9EC0008
PLL Integer Division: 0C00080
PLL Fractional Division Ratio: 8000070
DSP Interface: 8000000
CLK Fractional Division Ratio: 10061B2
TEST1: 1E0F401
TEST2: 14C0002

SHDNとIDLEが1に設定され、両方が無効な状態であることを確認します。

3. W19およびW20で+3Vの消費電流を測定します。

4. J7で-60dBm、1575.42MHz CW信号を入力します。J8で信号を測定し、LNA1の利得を記録します。0.35dBあたりの1575MHzにおけるボードトレースの損失も考慮に入れます。

5. 1dBの圧縮(P1dB)を得るまで入力レベルを上げます。(これは特定パラメータではありませんが+8dBmあたりの数字を得る必要があります。)あらゆる正しいライン損失を得るようにします。

6. LNA1出力をミキサに接続するためにJ8からJ12に短く低損失のケーブルを接続します。入力を-110dBmまで下げてJ2において4.092MHz出力を監視することでシステム利得を測定します。110dBあたりであるべきで0dBm出力となります。

7. <3:27-22>を63 (CONF2: 85512ACおよびCONF3: FEFF1DC)に設定することで最大GAININレベルを設定します。入力を-115dBmまで下げて利得を測定します。これは115dBあたりであるべきです。入力レベルはGAININの変更により可変の必要があります。CONF3: 02FF1DCを設定することでGAININを最小まで下げ、もう一度利得を測定します。これは55dBあたりになるべきです。

8. LNA1を使ってIP3を測定します。 2つの入力ソース(およそ-55dBm入力あたり)を、F1 = 1587.42MHzおよびF2 = 1599.42MHz (ここでは2 x F1 - F2は1575.42MHzの帯域内に収まります)で組み合わせて、J7に挿入します。4.092MHz積の強度をJ2 (Q out)で測定します。両入力を1dB低減し、その積が3dB下がることに注意します。(もしそうでなければ、圧縮していることになり、より低い入力レベルを使用する必要があります。)
OIP3 = (3 x POUT - 積)/2、つまりIIP3 = (3 x POUT - 積)/2 - 利得。これにより(3 x (PIN + 利得) - 積/2 - 利得 = (3 x POUT - 積 + 利得)/2まで下がります。最小(55dB)の利得で、POUT = 5dBmです。最小利得の出力スペクトラムで見られる標準的な3次積は-5dBmであるかもしれません。その場合はIIP3 = (3 x (-55) + 5 + 110)/2 = -25dBmです。

9. NFメータで、LNA1 NFを測定します。 ミキサ段のNFは利得方式を用いて測定可能です。この方式は利得を最大に設定することで(ステップ8を参照)、スペクトラムアナライザ分解能帯域幅を低減し出力S/N比を測定します。正確なシステム利得を測定している必要があります。例えば入力ノイズは-174dBm/Hzです。-100dBmの入力を使い、ミキサ段の利得が90dBあたりだとすると、レシーバは圧縮状態になりません。1Hz帯域幅の入力S/Nは-74dB (S = 100dB/Hz、N = 174dBm/Hz)になります。-73dBm/HzのJ2で出力ノイズフロアを測定し、(-10dBm出力で)63dBあたりのSNRを生成します。システムのNFはS/N比での劣化、あるいは11dBになります。測定精度はよくないため結果は概算値です。しかし、結果は重大でこの値の精度は重要ではないので、この概算結果は十分なものです。もう一度すべての測定結果からボードの入力損失(およそ0.35dB)を引きます。LNA1の利得を知ることでカスケードされたNFを計算することができます。

全体のカスケードチェーンにおけるNFを測定するためには利得方式またはYファクタ方式を使用することができますが、この結果はやはり概算です。

10. ステップ2からテストレジスタ設定に戻り、1dB圧縮につながる値より少なくとも10dB低い、標準的に-110dBであるJ12の入力レベルを使います。1572.9MHz~1577.9MHzの入力周波数を掃引しIFバンドパスフィルタ用に2.6MHzのパスバンドを生成します。この測定はスペクトラムアナライザの最大ホールドオプションを使用することで達成できます。

11. 自律モード(独立したIとQにおけるAGC)でAGCを設定します。このモードではCONF2<12:11> = 00です。-150dBm でLNA1入力に信号を送りLNA1を選択します。入力レベルを-65dBm まで上げながら出力におけるトーン電力に注意します。それはおおよそ同じであるべきです(AGCが動作していることを示します)。

LNA2のテスト

12. LNA2に切り替えます(CONF1<14:13> = 01)。J6に-60dBm、1575.42MHzのCW信号を入力します。J8端でLNA2の利得を測定して記録します。1dBの圧縮(P1dB)を得るまで入力レベルを上げます。これはLNA2を用いたステップ4と5の繰り返しです。(カスケードされたP1dBはミキサ段によって決定されることにまた注意してください。)カスケードされた利得はここで測定されたリニア利得とステップ7からのミキサインポートからJ2への利得です。

13. NFメータが利用可能な場合、J6~J8の間でLNA2のNFを測定します。次にステップ9の手順に従ってNFを測定してください。AGC制御がオフになっているため出力レベルCONF2<12:11> = 10を制御可能であることを確認してください。

14. デフォルト設定で、LNA2を使用してIP3を測定します。F1 = 1587.42MHzおよびF2 = 1599.42MHzにて、2つの-55dBmの入力ソースを組み合わせて(ここで、2 x F1 - F2は1575.42MHzの帯域内に収まります)、J6に挿入します。J2 (Q out)で4.092MHz積の強度を測定します。ここではアナログモードを選択する必要があります。両方の入力を1dB低減すると、積が3dB低下することが分かります。(そうではなければ、信号が圧縮されているため、より低い入力レベルを使用する必要があります。)ステップ8にあるようにIIP3を計算します。

ディジタルテスト

ディジタル測定はJ9 A、B、C、およびDで行う必要があります。もともとボードに設計された74LV07ドライバチップ(U28)は、これらの信号がコネクタJDR1にあるコンピュータに戻るように信号を正確にバッファしないことが分かりました。ボード外の他の回路を駆動するためにこれらの出力信号を使用するには、まず別にバッファする必要があります。

15. ディジタル出力(CONF2<5:4> = 00)、つまりCONF2 = 855028Cに変更し、オシロスコープの信号を監視します。J9で方形波CMOS出力(2.8Vの振幅)を備える必要があります。CONF2<27> = 1で、IとQの両信号が確認されます。

付録:初期テストのための推奨レジスタ設定

CONF1: Test: A2959A3
このレジスタには、以下の働きがあります。
  • チップをイネーブルにする(デフォルト)
  • アイドルをディセーブルにする(デフォルト)
  • デフォルトの電流プログラミングを設定する
  • 非デフォルトのLO電流プログラミングを設定する
  • デフォルトのミキサ電流プログラミングを設定する
  • ミキサ出力で13MHzのパッシブフィルタ極を選択する(デフォルト)
  • LNA1アクティブを選択する(デフォルト、ANT BIAS端子に電流負荷がない場合のグレイテッドモードに等しい)
  • ミキサをイネーブルにする(デフォルト)
  • 外付けのアクティブアンテナへのバイアスをオフにする(デフォルトはバイアスがオンです)
  • FC = 4.092MHzを選択する
  • 2.5MHzの多相IFバンドパスフィルタを選択する
  • 26dBのIFフィルタ利得を選択する(デフォルトは17dBです)
CONF2: Test: 85502AC
このレジスタには、以下の働きがあります。
  • IとQ両チャネルを選択する(デフォルトはIのみ)
  • AGCの利得を170に設定する(デフォルト)
  • ビットカウンタ長さを1024ビットに設定する(デフォルト)
  • 符号/大きさの出力形式を選択する(デフォルト)
  • 1ビットのAGCを選択する(デフォルトは1ビットです)
  • アナログ出力ドライバを選択する(デフォルトはCMOSロジックです)
  • LOバッファをディセーブルにする(デフォルト)
  • 温度センサをイネーブルにする(デフォルト)
CONF3: Test: EAFF15C
このレジスタには、以下の働きがあります。
  • レベル/LSB用のPGA利得を58に設定する(デフォルト、AGCがディセーブルされ利得がSPIラインで設定されているときのみ使用されます)
  • 公称ADC入力スケールを選択する(デフォルト)
  • 出力ドライバの公称負荷を選択する(デフォルト)
  • ADCをイネーブルにする(デフォルト)
  • 出力ドライバをイネーブルにする(デフォルト)
  • フィルタのDCオフセットの相殺回路をイネーブルにする(デフォルト)
  • IFフィルタをイネーブルにする(デフォルト)
  • 両方のチャネルのAGCをイネーブルにする(デフォルトはIのみがイネーブルです)
  • フィルタとAGC間の高域通過結合をイネーブルにする(デフォルト)
  • 50kHzの高域通過フィルタ次数のコーナー周波数を設定する(デフォルトは20kHzです)
  • データストリーミング用のDSPインタフェースを選択しない(デフォルト)
  • デフォルトのデータカウンタ長さを設定する(16394ビット/フレーム)
  • 2ビットのストリーミングを選択する(デフォルト)
  • 同期パルス出力をイネーブルにする(デフォルト)
  • フレームの同期パルス出力をイネーブルにする(デフォルト)
  • データの同期パルス出力をディセーブルにする(デフォルト)
  • DSPインタフェースのリセットをディセーブルにする(デフォルト)
PLLCONFIG: Test: 9EC0008
このレジスタには、以下の働きがあります。
  • 通常の電流モードでVCOをイネーブルにする(デフォルト)
  • 外部のVCOバイアス補償をディセーブルにする(デフォルト)
  • クロック出力ドライバをCMOSモードに設定する(デフォルト)
  • クロック周波数をXTAL周波数に設定する
  • 水晶振動子用に130mAのバッファ公称電流を選択する(デフォルト。範囲は130mA~700mAです)
  • 容量負荷のプログラミングを3.6pFに設定する(デフォルト。CL > 12pFの場合の公称)
  • PLLロック検出をLDピンの出力に選択する(デフォルト)
  • 0.5mA電流による公称チャージポンプ動作を選択する(デフォルト)
  • 2nsのチャージポンプのオンタイム選択を選択する(デフォルト)
  • 整数型NのPLLを選択する(デフォルト)
  • パワーセーブをディセーブルにする(デフォルトはパワーセーブがイネーブルです)
  • プリスケーラE2C用に低電流モードを選択する(デフォルトは大電流モードです)
DIV: Test: 0C00080
このレジスタには、以下の働きがあります。
  • ローサイド挿入用にN = 1536を設定する(デフォルト。LO = 1536 x 1.023MHz = 1571.328MHz)
  • R = 16を設定する(デフォルト。ステップサイズ = 16.368MHz/16 = 1.023MHz)
FDIV: Test: 8000070
このレジスタには、以下の働きがあります。
  • フラクショナル分割比 = 80000に設定する(デフォルト)
  • 公称電流およびフィルタのトリム値を選択する
STRM: Test: 8000000
このレジスタには、以下の働きがあります。
  • FRAME_COUNTで指定されたフレームで開始するように公称ストリームインタフェース制御を設定する
CLK: Test: 10061B2
このレジスタには、以下の働きがあります。
  • Lカウンタを256に設定する
  • Mカウンタを1563に設定する
  • フラクショナルクロック入力をリファレンス分圧器の後に続くフラクショナルクロック分圧器に選択する
  • リファレンス分圧器からシリアライザクロックを選択する
(PLL設定レジスタで整数Nが選択されている場合、これらの設定は使用されません。)

TEST1: Test: 1E0F401
このレジスタはテスト用です。

TEST2: Test: 14C0002
このレジスタはテスト用です。

設定のための画面形式を図1に示します。

Figure 1. The MAX2769 EV kit test software screen format shows suggested settings.
図1. MAX2769 EVキットのテストソフトウェアの画面形式(推奨設定を示しています)