アプリケーションノート 5384

アナログ-デジタルコンバータのノイズ、ENOBおよび有効分解能を理解する


要約: ノイズ、有効ビット数(ENOB)、有効分解能、ノイズフリー分解能などの仕様は、主にADCの実際の精度を決定します。したがって、ノイズに関する性能測定基準を理解することは、SARからデルタシグマADCに遷移する際の最も困難な側面のひとつです。電流により高い分解能が求められているため、設計者は、ADCノイズ、ENOB、有効分解能、さらには信号対ノイズ比(SN比)についてよりよく理解する必要があります。このアプリケーションノートは、その理解に役立つものです。

同様の記事が、2011年9月16日に「Planet Analog」に掲載されました。
ADCに関する主な傾向のひとつとして、分解能の高度化があります。この傾向は、ファクトリーオートメーション、温度検知、データの取得を始めとする幅広いアプリケーションに影響を及ぼしています。高い分解能の必要性から、設計者は、従来の12ビット逐次比較型レジスタ(SAR) ADCを24ビットに達する分解能を備えたデルタシグマADCに切り換えつつあります。
ADCはすべて、ある程度のノイズを発生します。ノイズには、ADCに固有の入力基準ノイズ、ADCによる変換中に発生するノイズである量子化ノイズがあります。ノイズ、有効ビット数(ENOB)、有効分解能、ノイズフリー分解能などの仕様は、主にADCの実際の精度を決定します。したがって、ノイズに関する性能測定基準を理解することは、SARからデルタシグマADCに遷移する際の最も困難な側面のひとつです。電流により高い分解能が求められているため、設計者は、ADCノイズ、ENOB、有効分解能、さらには信号対ノイズ比(SN比)についてよりよく理解する必要があります。このアプリケーションノートは、その理解に役立つものです。

高い分解能とデルタシグマADCの価値

過去において、多様な信号および電圧入力はしばしば、12ビットSAR ADCで十分測定することができました。アプリケーションがより精緻な測定を必要とする場合には、ADCの前に利得ステージまたはプログラマブルゲインアンプ(PGA)を設置して対応することができました。
16ビットの分解能の場合、設計者は依然としてSAR ADCを主に選択しますが、一部のデルタシグマADCも選択肢に含まれています。しかし、16ビットを超える分解能を必要とする設計では、デルタシグマADCが主流になりつつあります。SAR ADCの分解能が現時点では18ビットに限定されているのに対し、デルタシグマADCは、18ビット、20ビット、さらには24ビットにその分解能を広げてきました。デルタシグマADCには他の利点もあります。ADCの価格はこの10年間で大幅に低下し、使い勝手も向上し、より広く認知されるようになりました。

有効分解能

有効分解能は、以下の式よりビット単位で定義されます。
有効分解能 = log2 [フルスケール入力電圧範囲/ADC RMSノイズ]
あるいは、より簡単に次のように表されるかもしれません。
有効分解能 = log2 [VIN/VRMS_NOISE]
有効分解能とENOBは非常に似ていますが、混同しないでください。最も一般的なENOB測定方法では、ADCに対する正弦波入力のFFT解析が用いられます。IEEE®標準1057は、ENOBを次のように定義しています。
ENOB = log2 [フルスケール入力電圧範囲/(ADC RMSノイズ × √12)]
SINADは、信号対ノイズ+歪比率と定義されています。SINADおよびENOBは、ADCのダイナミック性能の測定に用いられます。
したがって、
SINAD = [RMS入力電圧/RMSノイズ電圧]
ここでRMSノイズ = 1/M[式1.EAVM(FM)^2].
ここでEAVM = XAVMの残り、XAVM(FM)は、DFT後の特定のディスクリート周波数における平均化振幅スペクトル成分です。
有効分解能およびノイズフリー分解能は、基本的にDCにおけるADCのノイズ性能を測定します。この場合、スペクトル歪(THD、SFDR)は考慮されません。
一度ADCのノイズおよび入力範囲が分かれば、有効分解能とノイズフリー分解能は簡単に計算することができます。
ADCの入力電圧範囲は、リファレンス電圧に基づいています。ADCがPGAを内蔵している場合は、PGAも電圧範囲に組み入れる必要があります。一部のデルタシグマADCは、わずかな信号を得るためにPGAを内蔵しています。PGAを備えた最新のADCでは、ノイズがしばしば100nVRMS未満に定められています。これらのノイズ値は、従来のADCと比較して優れている印象を与える一方、これらの値はしばしば、非常に小さな入力範囲によるものです。これは、リファレンス電圧に基づくADCのアクティブ範囲のより大きな部分に適合するよう小さな範囲が最終的に増幅されるためです。したがって、PGAを備えたこれらのADCの割にノイズが小さく見える一方、これらのADCの有効分解能およびノイズフリー分解能は、PGAを備えていないADCほどではないことがあります。
単純な例を考えてみましょう。PGAの設定が128の24ビットADCは、2.5Vのリファレンス電圧および±VREF/PGA (±2.5V/128 = 39.1mV)の入力範囲で70nVRMSのノイズを発生します。したがって、有効分解能な以下のようになります。
log2 [VIN/VRMS_NOISE] = log2 [39.1mV/70nV] = 19.1ビット
PGAの設定が1の同一ADCを使用した場合、ノイズは1.53µVRMSに上昇します。入力範囲が5V (±2.5V/1)のときの有効分解能は、21.6ビットになります。
必要とする入力範囲のADCデータシートを確認することが最善の策です。

ノイズフリー分解能

ノイズフリー分解能は、RMSノイズではなくピークツーピーク電圧ノイズを使用します。ノイズフリー分解能もビット単位で表され、以下の式により定義されます。
ノイズフリー分解能 = log2 [フルスケール入力電圧範囲/ADCピークツーピークノイズ]
ノイズフリー分解能 = log2 [VIN/VP-P_NOISE]
ノイズフリー分解能は、フリッカフリー分解能と呼ばれることもあります。実験室内の5½桁または6½桁マルチメーターの場合のノイズフリー分解能を考えてみましょう。ディスプレイ上の最後の桁が安定し、点滅していない場合、データ出力ワードは、システムのノイズレベルよりも良好です。
6.6の波高因子を例として用いた場合、ピークツーピークノイズは、RMSノイズの6.6倍になります。その結果、有効分解能は、ノイズフリー分解能よりも2.7ビット高くなります。上記と同じノイズ値およびリファレンス電圧値を用いた場合、ノイズフリー分解能は18.9ビットになります。

ノイズフリーカウント

ノイズフリーカウントは、精密システムがADC性能の評価に用いるもうひとつの測定基準です。特に、50,000ノイズフリーカウントが必要となるような計量機などのアプリケーションでは用いられています。この値は、係数2Nでノイズフリー分解能をカウントに変換することにより計算することができます。
例として10ビットADCを考えてみましょう。式210を用いた場合、理想的な10ビットADCのノイズフリーカウントは1,024になります。理想的な12ビットADCのノイズフリーカウントは4,096になります。ここで上記と同じノイズフリー分解能値を再度用いた場合、この例の結果は218.9、すなわち489,178のノイズフリーカウントになります。

デルタシグマADCによるオーバーサンプリング

デルタシグマADCの強みのひとつに、オーバーサンプリングアーキテクチャがあります。これは、内部発振器/クロックが、出力データレートよりも遥かに速い周波数で作動しているという意味であり、この速度はスループットレートとも呼ばれています。一部のデルタシグマADCは、出力データレートを変化させることができます。そのため、設計者は、ノイズ性能を抑えた高速でのサンプリング、あるいは、フィルタ処理、ノイズシェーピング(ノイズを該当する測定範囲外の周波数帯域に入れる)、ノイズ性能を高めた低速でのサンプリングを最適化することができます。最新のデルタシグマADCの多くは、有効分解能およびノイズフリー分解能の結果を表形式で表示するため、トレードオフを簡単に比較することができます。
例として取り上げたADCの、バイポーラ入力およびユニポーラの両モードにおけるデータレート、ノイズ、ノイズフリー分解能(NFR)、有効分解を表1に示します。ADCは、バイポーラ(±VREF)入力あるいはユニポーラ(0V~VREFまで)入力のいずれかを測定できる24ビットデバイスであるMAX11200です。MAX11200は、2.7V~3.6Vの単一電源で動作し、リファレンス電圧を最大で電源電圧までバイアスさせることができます。バイポーラ値は、±3.6Vの最大入力範囲に基づいており、ユニポーラ測定値は、0V~3.6Vの入力範囲に基づいています。
MAX11200の内部発振器は、低速のデータレート設定で60Hz除去を行う場合は2.4576MHzに、低速のデータレートで50Hz除去を行う場合は2.048MHzにソフトウェアを介してプログラムすることができます。いずれのデータレートにおいても、ADCのノイズレベルは同じです。したがって、得られるノイズフリー分解能および有効分解の値は一定です。外部発振器は、50Hzおよび60Hzで確実な除去を行う55Hzノッチに適用することができます。
表1で詳述する最も重要な要素はバイポーラ有効分解能です。出力データワードの長さが24ビットのため、バイポーラ分解能は最大で24ビットに制限されています。3つの最も低速なデータレート設定では、ADCのノイズレベルが十分に低いため、ADCがシリアルインタフェース上で24ビットを超えるデータを出力する場合、有効分解能は24ビットよりも高くなります。
データ出力ワードによる制限を受けない限り、有効分解能は、ノイズフリー分解能よりも常に2.7ビット高くなります。
表1. MAX11200のサンプルレート対ノイズ表
Data Rate (sps) ADC Noise (µVRMS) Bipolar Noise-Free Resolution (Bits) Bipolar Effective Resolution (Bits) Unipolar Noise-Free Resolution (Bits) Unipolar Effective Resolution (Bits)
* **
1 0.83 0.21 22.3 24.0 21.3 24.0
2.5 2.08 0.27 22.0 24.0 21.0 23.7
5 4.17 0.39 21.4 24.0 20.4 23.1
10 8.33 0.57 20.9 23.6 19.9 22.6
15 12.5 0.74 20.5 23.2 19.5 22.2
30 25 1.03 20.0 22.7 19.0 21.7
60 50 1.45 19.5 22.2 18.5 21.2
120 100 2.21 19.0 21.7 18.0 20.7
*内部発振器は、60Hz除去の場合2.4576MHz。
**内部発振器は、50Hz除去の場合2.048MHz。

ノイズの低減と分解能の向上のためのノイズシェーピングおよびフィルタ処理

オーバーサンプリングの他にノイズシェーピングも、デルタシグマADCが表1に示す低いノイズと高い精度を実現するのに貢献します。その状態を図1図3に示します。図1は、標準的なADCの量子化ノイズを示します。図2は、オーバーサンプリング、デジタルフィルタ、デシメーションを備えたADCを詳しく図解したものです。オーバーサンプリングを採用しているADCコアの大半は、デルタシグマADCです。係数Nによるオーバーサンプリングが、より広い周波数帯域でノイズを分散させるのに対し、デジタル(シンク)フィルタは、ノイズの大部分を除去します。
図1. 標準的なADCのノイズ性能
図1. 標準的なADCのノイズ性能
図2. 係数Nによるオーバーサンプリング、デジタルフィルタ、デシメーションを備えたADC
図2. 係数Nによるオーバーサンプリング、デジタルフィルタ、デシメーションを備えたADC
図3は、図2に示すのと同じブロックに加えノイズシェーピングを備えたデルタシグマモジュレータを詳しく図解したものです。ノイズを高周波数に対して反比例させることにより、該当する周波数帯域内のノイズは極めて低くなります。このようなテクニックを使用することで、デルタシグマADCメーカーは、1µVRMS未満のノイズ値を達成することができます。
図3. 係数Nによるオーバーサンプリング、ノイズシェーピング、デジタルフィルタ、デシメーションを備えたADC。ADCの該当する入力周波数帯域内のノイズは極めて小さくなります。
図3. 係数Nによるオーバーサンプリング、ノイズシェーピング、デジタルフィルタ、デシメーションを備えたADC。ADCの該当する入力周波数帯域内のノイズは極めて小さくなります。

結論

オーバーサンプリング機能を備え、本質的にノイズが低いデルタシグマADCは、より高い分解能を必要とするシステムを設計するうえで優れた選択肢です。設計者は、より小さい信号の分解を求められるため、正しいADCソリューションを選択するためには、ADCのノイズ、有効分解能、ENOB、さらにはノイズフリー分解能を確実に理解することが不可欠です。