アプリケーションノート 4336

超低ジッタクロックシンセサイザの設計課題


要約: このアプリケーションノートでは、超低ジッタクロックシンセサイザの設計概念について説明します。目標性能は、エッジ間ジッタが2GHzで100fs未満です。検討とシミュレーションの結果、目標のジッタを実現することが当初の予想よりも難しいことが明らかになりました。今後の開発に向けて、部品の変動要因とトレードオフについて検討します。

はじめに

Tこれは、高速データコンバータ用の低ジッタクロックソースに関するリファレンスデザインです。目標は、最大2GHzの周波数で100fs未満のエッジ間ジッタを達成することです。これは1GHzのアナログ出力周波数において、-64dBのジッタSNR (-20 × log(2 × π × f × tj))となります。

設計要件

このクロック設計が対象とする最大周波数は2GHzです。ただし、より高い周波数に拡張可能な代替のVCO (電圧制御発振器)とプリスケーラを利用することができるため、各デバイスによって結果が異なります。このリファレンスデザイン、シミュレーションテスト、および結果は、2GHzの出力周波数での性能にのみ焦点を合わせています。

一部の高速コンバータは、内部タイミング用としてクロック信号の両方のエッジを使用します。このため、設計要件として50%のデューティサイクルが重要になります。また、目標とする出力ドライブは、50Ωで10dBm、あるいは2VP-Pの差動になります。

シンセサイザの基本設計

Figure 1. Traditional PLL.
図1. 従来のPLL

最も容易なソリューションは、図1に示す従来のPLL回路です。上述のとおり、50%のデューティサイクルが重要です。このため、VCOを所望のクロックレートの2倍(4GHz)で動作させて2分周することで、所望の出力周波数とデューティサイクルを得ています。分周器はジッタを増大することから、PLLループ内に配置してノイズシェーピングを利用します。

ループフィルタは、基準ノイズ用のローパスフィルタとVCOノイズ用のハイパスフィルタです。さらに、ループフィルタは、ループの整定時間を決定します。これは固定周波数のアプリケーションであるため、ループの整定は問題ではありません。つまりフィルタの帯域幅はノイズ専用に最適化することができます。低帯域幅フィルタによって、基準ノイズの管理が容易になりますが、VCOにノイズの負荷がかかります。広帯域幅フィルタはその逆の動作になります。

入手可能なVCOと基準発振器を調査すれば、「両方の長所」が得られることは明らかですが、この目標にはいまだに2つの部品間のバランスが必要となります。この設計では、超低ノイズVCOと基準発振器が必要です。どの程度ノイズを小さくする必要があるのかを決定するには、100fsジッタ仕様の位相ノイズ要件を知る必要があります。

位相ノイズは、搬送波を基準としたレベルで規定され、さらに対オフセット周波数(dBc/Hz)として規定されます。すべての位相ノイズが統合されて位相ノイズ電力となり、基本電力と比較することが可能です。この位相ノイズを基本周波数で除算してジッタを求めます。

たとえば、2GHzのVCOに、10kHz~100kHzにわたって-110dBc/HzのSSB (単側波帯)位相ノイズがあるものと想定します。対象の帯域幅は90kHzで、結果として49.5dBが生じます。したがって、総合ノイズは-60.5dBcです。SSBノイズ電力は、次式のとおりです。

Equation 1

したがって、RMSノイズ電圧は、次式になります。

Equation 2

平方根内の係数2は、両方の側波帯¹が確実に含まれるようにするものです。

ジッタは、次式で計算されます。

Equation 3

式3は、10kHz~100kHzのオフセットによるジッタのみを示します。ジッタ全体を求めるには、その他のオフセットを含める必要があります。

別の手法もあります。ジッタから位相ノイズを求めるという、逆の方法です。したがって、2GHzにおける所望のジッタが100fsの場合、次のようになります。

Equation 4

SSBの相対ノイズ電力は、以下のとおりです。

Equation 5

式5の結果は、総合(SSB)ノイズ電力の合計-61dBcと等しくなります。位相ノイズが1Hz~10MHzに一様に分布しているものと仮定すると、dBc/Hzへの変換によって、以下の位相ノイズマスクが生成されます(図2)。

Figure 2. Phase-noise mask.
図2. 位相ノイズマスク

2GHzで100fs未満のジッタは、特に10kHz~100kHzの範囲について、極めて良好な位相ノイズ仕様であることは間違いありません。10kHzで要求される位相ノイズは約-114dBc/Hzですが、これを達成可能なディスクリート²VCOはほとんどなく、当然、集積化されていません。Universal Microwave Corporation (UMC)は、このレベルの純度を満たすVCOを製造しています。UMXシリーズは、500MHz~5GHzの範囲で生産されていますが、ほとんどの場合-112dBc/Hzの標準値に勝る10kHzの位相ノイズ仕様に対応しています。UMXのVCOの仕様は、ワーストケースであっても、要件を満たします。

Figure 3. UMX-806-D16 phase noise with the desired phase-noise mask indicated.
図3. 所望の位相ノイズマスクを示すUMX-806-D16の位相ノイズ

図3は、4GHzのVCO (UMX-806-D16)でのワーストケースの位相ノイズと、所望の位相ノイズマスクを示しています。20kHz未満におけるこのVCOの位相ノイズは大きすぎますが、PLLループフィルタの帯域幅を、低オフセットVCOノイズを抑制するように設計することができます。10kHzを超える位相ノイズは、それを劣化するものが何もないと想定することができるため、問題ありません。位相ノイズの要件は2GHzの発振器について得たものであることを思い出してください。ただし、図3は4GHzの発振器の曲線を示しています。4GHzの発振器は、50%のデューティサイクルを保証するために2分周を追加で使用するために必要となります。2分周によってVCOの位相ノイズは6dBだけ低減するため、分周器そのものが位相ノイズ全体を劣化することはないと仮定すると、曲線全体が、低減した量だけ下方に移動します。

基準発振器はノイズをもたらしますが、そのほとんどは、ループフィルタ帯域幅よりも低いオフセットでの値であることに留意してください。図4は、Crystek®の80MHzの水晶制御発振器のグラフと所望の位相ノイズマスクを示しています。忘れてはいけない重要なことは、PLL周波数の利得が基準位相ノイズを増大させるということです。したがって、80MHzの水晶と2GHzの出力における利得は25です。その結果、Crystek曲線を28dBだけ上に移動させる必要がありますが、この調整では、基準位相ノイズが約1kHz³未満で大きすぎることになります。ただし、位相ノイズマスクでは、統合ノイズ電力がオフセット周波数帯に等しく分布していることを前提にしています。当然、必ずしもそうである必要はないため、1kHz未満の過度のノイズに、1kHzを超える主要な位相ノイズが加わっても、統合位相ノイズ全体はジッタ仕様を満たすことが可能です。

Figure 4. Reference phase noise.
図4. 基準位相ノイズ

それでも、図4の位相ノイズの解析では、位相ノイズが非常に小さいVectronの恒温槽型発振器(OCXO)を含めています。OCXOは過剰電力(ワットで指定)で焼き付く傾向があることに留意してください。

シンセサイザの回路図

図5は、これまでに説明してきた基準発振器とVCOを使用した回路図の全体です。PLLは、4mAのチャージポンプと最大周波数が3GHzのプリスケーラを内蔵するFujitsu®のMB15E06SRです。PLLはプログラミングが必要なため、USBインタフェース(PIC18F2455)を組み込んだ超簡易PICマイクロコントローラがプログラミングタスクの自動制御の設計に含まれます。ユーザインタフェース用のソフトウェアを記述する必要があり、またPICをプログラムする必要があります。

Figure 5. Schematic for the clock synthesizer.
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(PDF、93.8KB)
図5. クロックシンセサイザの回路図

選択した分周器は、Hittite®のHMC361です。Hittiteの分周器は、最大10GHzで動作し、その位相ノイズには劣化作用はほとんどありません。ただし、分周器の出力スイングはわずか0.8VP-P、すなわち50Ωで約2dBmにすぎません。設計目標は10dBmの出力(2VP-P)であるため、Hittiteの出力が不十分であり、出力を高める必要があります。On Semiconductor®やZarlink®から別のよく似た選択肢が可能ですが、出力スイングは同じか、あるいはさらに悪くなりました。またノイズは明記されたとおりではありませんでした。

簡易トランスを使用して低速クロック上での振幅を高めることは可能ですが、使用可能な4:1の比率で動作する2GHzを超えるトランスは一般的には知られていません。また、この手法では、設計で扱いにくいインピーダンスが生成されます。別のソリューションとして、アクティブアンプを使用する方法があります。帯域幅が10GHzを超える差動/差動アンプはいくつかありますが、何らかの調査を行って、部品が設計のノイズ要件を満たすことを確認する必要があります。PLLループ内にアンプが配置可能かどうかも問題になります。Fujitsuのデータシートでは2dBm (1VP-P)の最大プリスケーラ入力を推奨しているからです。

シミュレーションの結果

提案の回路の解析には、ADIsimPLL (Analog Devices用にApplied Radio Labsが記述)を使用しました。多数のUMC VCO用のモデルも含まれています。図6は、分周器なしでCrystek発振器付きのUMC 4GHz VCOを使用したPLL位相ノイズのグラフを示しています。2kHzまでは、基準発振器によって位相ノイズが決まります。2kHzを超えると検出器の位相ノイズがこれに取って代わり、約70kHzで、VCOのノイズが取って代わります。

図6には、図2の目標ノイズマスクが含まれています(黒の太線)。明らかに、50kHzまでノイズ全体がマスクを超えており、約200fsのジッタが結果として生じています。この特定のシミュレータに伴う1つの問題は、検出器の位相ノイズの取り扱い方法です。このノイズは、チップの規定ノイズフロア(-219dBc/Hz)をVCO/PFD周波数だけ増大したものに等しくなりますが、VCO/PFD周波数は、このシミュレーション用の4000MHz/25MHzであるため、44dBになります。しかし、変動は118dBです。これもさらに調査が必要です。PFD (位相周波数検出器)のノイズがジッタから除去されたとしても、結果は167fsとひどいままです。

Figure 6. Simulation test results using a VCO: phase noise was at 4GHz.
図6. VCOを使用したシミュレーションテストの結果(4GHzにおける位相ノイズ)

PFDのノイズが除去されると、フィルタは10kHzでのVCOのノイズピークについてほぼ最適に設定されます。残りの主要な問題は基準ノイズですが、40kHzを超えるマスクよりも優れた性能は、残念なことに、このノイズを相殺するだけ十分なものではありません。このため、別の発振器(おそらくOCXO)を使用して位相ノイズ要件を満たす必要があるという可能性が残ります。

この設計のプリント基板(PCB)には、3~4種類のXOの実装面積用パッドが含まれることになります。図7は、VectronのOCXOを使用したシミュレーション結果を示しています。PFDのノイズを含めても、結果として得られるジッタは約86.5fsです。このジッタ値は、まだ不明である分周器の位相ノイズ(ほとんど影響しない)と、おそらく必要と思われるアンプ段の両方に、ある程度のマージンを提供するものです。

Figure 7. Simulation results with the Vectron OXCO; phase noise was at 4GHz.
図7. VectronのOXCOを用いたシミュレーション結果(4GHzにおける位相ノイズ)

結論

2GHzで100fsのジッタという目標は、当初の予想よりも難しいことが明らかになりました。データは、かなり標準的なPLL回路を使用することで目標が達成可能であることを示しています。主要となる設計部品は、VCOと基準発振器です。UMXのVCOはクラス最高の位相ノイズ性能を持つことが分かりました。2つの困難な課題として、(1)ノイズが十分に低い基準発振器の選択、および(2)適切な利得アンプの選択が挙げられます。幸いにも、これらの部品のソースは多数あるため、数種類の一般的な実装面積を含めるように最初のレイアウトを考慮することが優れた戦略となります。利得アンプはさらに困難です。利得アンプをループ内に配置することができるかどうかということ、および利得アンプのノイズの影響がどれほどかということをさらに解析して決定します。



¹ 両方の側波帯の説明について、論文では平方根の内側と外側のいずれかに2が記されています。ノイズ電力の合計はSSBノイズ電力の2倍にする必要があるため、電圧ノイズの合計はSSB電圧ノイズの√2にする必要があります。
² モジュールではなく、単一部品を参照してください。
³ 位相ノイズは1MHz前後で大きくなりすぎます。ただし、ループフィルタがこの減衰に役立ちます。