アプリケーションノート 4208

LEDベースのビデオディスプレイボードの設計

筆者: Walter Chen

要約: 現在、LEDビデオディスプレイボードの各主要メーカーは、各種色ピクセルサイズのLEDビデオブリックを使った類似ながら各社独自開発のアーキテクチャを持っています。マキシムは、これらのアプリケーションの自社の知識を活用し、MAX6974LEDドライバの固有機能を、低コストの中型FPGAチップとともに使用されるLEDベースのビデオディスプレイボードのリファレンス設計に組み込んでいます。

はじめに

約数万の大型LEDビデオディスプレイボードが世界各地に設置されています。LEDビデオディスプレイボードの採用は、システム全体の価格が大幅に削減され、このようなディスプレイボードの動作手順を簡素化することができれば、さらに広がる可能性があります。以下のアプリケーションノートでは、基本的な低コストモジュール式LEDビデオディスプレイボードのリファレンス設計が示されています。この設計の新しいアーキテクチャは、ディジタルビデオビットストリームのデマルチプレックス用の1つの安価なFPGAチップと、MAX6974 LEDドライバの機能の組合せを使用して、QVGA (320 x 240)分解能のLEDビデオディスプレイを構築します。このディスプレイボードは、PCによって制御され、任意のテキスト、グラフィック、またはマルチメディア情報を表示するための2次モニタとして使用することができます。

電流LEDビデオディスプレイボードのアーキテクチャ

現在、LEDビデオディスプレイボードの各主要メーカーは、各種色ピクセルサイズのLEDビデオブリックを使った類似ながら各社独自開発のアーキテクチャを持っています。ビデオブリックのピクセルサイズは、メーカーに応じて256~15552の範囲です。ビデオブリックを相互に隣接配置して、両側に数mサイズのビデオウォールを組み立てることができます(図1)。LEDとそのドライバは、各ビデオブリック内の異なるPCB上に相互に隣接してマウントされます。また、LEDドライバPCB上には、FPGAとビデオバッファメモリチップも集積されます。

ビデオウォールでは、ビデオブリック間の相互接続は通常、同軸ケーブルを使って行われます。次に、ビデオウォールは、光ファイバによって制御およびビデオ処理ユニットにリンクされます。制御ユニットは、これらのビデオブリックを設定して適切なビデオソースを選択するために使用されます。ビデオプロセッサは、選択されたビデオ信号を受信し、そのフォーマットを変換して正しいデータ情報を対応するピクセル位置に送信します。データのバッファリングとスケーリングもビデオプロセッサによって実行されるタスクです。アプリケーションのコントローラおよびビデオプロセッサユニットは、非常に高価な特殊な専門装置です。

図1. 今日のLEDビデオディスプレイボードシステムのアーキテクチャ
図1. 今日のLEDビデオディスプレイボードシステムのアーキテクチャ

マキシムのアプローチ

MAX6974 LEDドライバの固有機能を使用すると、低コストの中型FPGAチップの助けによって、LEDビデオディスプレイボードを構築することができます。システム全体はPCによって制御されます(図2)。ビデオインタフェースPCカードを追加すると、各種のビデオ信号ソースにすべて対応することができます。その結果、わずかな電子部品だけで特殊な演算装置が不要な、完全なLEDビデオディスプレイボードが完成します。

図2. MAX6974ベースのLEDビデオディスプレイボードシステムのアーキテクチャ
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図2. MAX6974ベースのLEDビデオディスプレイボードシステムのアーキテクチャ

MAX6974 LEDドライバの機能

MAX6974 LEDドライバは特に、LEDビデオディスプレイボードアプリケーション用に設計されています。各LEDドライバは、24の調整された定電流PWM LEDドライバポートを備えており、8または16 (デュープレックスモード)のRGBピクセルを駆動することができます。表示がブランク画面になることなく、ビデオまたはスチルカメラの画像に対応するために、このチップのPWMレートは非常に高速となります。60fps (フレーム/秒)のビデオリフレッシュレートの場合、PWMレートは約7680Hzとなります。MAX6974のデータ入力インタフェースは、1つのLVDSクロックと複数のLVDSデータペアで構成されています。追加の直列接続のMAX6974 LEDドライバ用のデータビットはデータ出力インタフェースを通じて利用可能で、このデータ出力インタフェースには1つのLVDSクロックと1つのLVDSデータペアも備えています。ビデオリフレッシュレートとクロック周波数に応じて、LVDSインタフェースを通じて数百のMAX6974デバイスを相互接続することができます。このインタフェースのため、最長、数フィートのツイストペアケーブルを通じて、LEDドライバとビデオディスプレイモジュールPCB間の相互接続を構築することができます。

各LEDの輝度は、MAX6974によって、3つの方法で制御することができます。第1に、各LED (赤色、緑色、または青色)は12ビットのPWM輝度制御を持っています。これは、DVI™インタフェースで定義された1色8ビット分解能より大幅に高い値です。余分のビットは、コントラスト調整に使用してさまざまな周囲照明の状態に対応することができます。第2に、すべてのLEDドライブポートに影響する7ビットのPDM輝度制御があります。これらのPDMビットは、輝度制御に使用することができます。最後に、LEDドライブポートの色グループごとに256 (6mA~30mA)ステップの定電流制御があります。これらの較正ステップを使って希望のビデオ色温度に調和させることができます。

MAX6974ベースのLEDビデオディスプレイボードのアーキテクチャの詳細

このLEDビデオディスプレイボードのリファレンス設計は、1つのFPGAチップを使用してビデオデータビットをデマルチプレックスします。また、このアーキテクチャは、制御フレームをキャプチャして、各MAX6974 LEDドライバ内の対応するレジスタに直ちに転送します。図3は、TFP401 DVIレシーバ、AT24C02 EEPROMU (EDIDの格納用)、EP2C20 FPGA、および9600 MAX6974 LEDドライバ(76,800のOVSRRGBCC3 RGB LEDの駆動用)を使用したこのQVGA (320 x 240)解像度のリファレンス設計のファンクションブロック図を示しております。

図3. リファレンス設計のファンクションブロック図
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図3. リファレンス設計のファンクションブロック図

ブロック図の左側のDVI信号は、TFP401 DVIレシーバによって受信されます。AT24C02 EEPROMは、Windows®オペレーティングシステムのEDIDを提供するために使用されます。逆シリアル化されてTMDSデコードされた信号は、EP2C20に送信されます。再フォーマットされたビデオビットは、約32Mbpsの速度で5つのLVDSチャネルを通じてLEDディスプレイモジュールPCBの各列に供給されます。1つのLVDSチャネルは、2つの差動ペア(CLKI(O)±、DIN(OUT)±)、LOADI(O)端子、GND (グランド)端子で構成され、合計6線となります。各LEDディスプレイモジュールPCBは、64のMAX6974 LEDドライバと512のOVSRRGBCC3 RGB LEDを備えています。

ビデオビットストリームの逆多重化と制御ビデオフレーム

DVIの最低分解能はVGAです。このリファレンス設計のQVGAアプリケーションの場合、奇数または偶数ピクセル、および隔行のみが使用されます。TFP401 DVIレシーバからのハーフピクセルクロックレートは12.5MHzです。ブランキングオーバヘッドは約40%です。奇数および偶数行のみを取得し、MAX6974のLVDSインタフェースに不要なブランキングオーバヘッドを取り除くと、シリアル化された(24ビットRGB) QVGAデータレートは12.5/2/1.4 × 24 = 107.142857Mbpsとなります。この高効率のデータレートは、MAX6974の1色12ビット変換に対するDVIの1色8ビット変換を考慮した場合、107.142857/8 × 12 = 160.714286Mbpsとなります。FPGAは、ピクセルデータストリームをTFP401 DVIレシーバからバッファし、5つのグループに分けて、対応するLVDSチャネルに送信します。各LVDSチャネルのデータレートは160.714286/5 = 32.1428571Mbpsです。

各ピクセルは、TFP401 DVIレシーバを通じて、行ごとに左から右へ、フレームごとに上から下へ順に送信されます。MAX6974の各PWMフレームフォーマットは、1つの8ピクセルグループの同じ色情報が同時に送信される必要があります(表1)。このフォーマット変換の最低8ピクセルのデータを保持するためのバッファが必要となります。このリファレンス設計では、ビデオフレーム全体に1つのバッファが使用され、隣接行とブランキングオーバヘッド除去を考慮すると同時に、LVDSチャネルを通じてほぼ一定のデータ送信レートを維持します。バッファリングによって、PCBの両側に複数のMAX6974デバイスを相互接続することが可能となるため、右端から左端までの長いLVDSリンクを回避することができます。

表1. MAX6974の各PWMデータフレームのフォーマット
HEADER DATA 1 DATA 2 DATA 3 ... DATA N
HDR[23:0] B7, B6, ...R0 B7, B6, ...R0 B7, B6, ...R0 ... B7...R0
B_...G_...R_ 12-bit (MAX6974) or 14-bit (MAX6975) data each

個別のポートPWM情報の送信に加え、010101、101010、および111111のヘッダCMDビットを持つ別の3つのデータフレームが、MAX6974のLVDSインタフェースを通じてCALDAC、グローバル輝度PDM、および設定情報を送信するために使用されます(表2)。各ヘッダは24ビットで構成されます。第1バイトは、11101000と同じ同期パターンで、その後に、6つのCMDビット、次に10のカウンタ(CNTR)ビットが続きます。各ポートPWMデータフレームのCMDビットは000000です。

表2. MAX6974のデータフレームのヘッダフォーマット
HDR
23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
SYNC
CMD
CNTR
7 6 5 4 3 2 1 0 1 0 1 0 1 0 9 8 7 6 5 4 3 2 1 0
1 1 1 0 1 0 0 0 C1 C0 C1 C0 C1 C0 b9 b8 b7 b6 b5 b4 b3 b2 b1 b0

PWM情報を含むデータフレーム以外のデータフレームも、PCベースのGUIを使用するDVIインタフェースを通じて送信されます。このデータフレームタイプは、FPGA内の対応する回路によって識別されます。PWM情報に関するデータフレーム以外のデータフレームは、表3に示すようなフォーマットを備えています(表中のHDRはヘッダを表します)。各ポートPWM情報のビデオフレームはヘッダを含まないことに注意してください。

表3. ビデオディスプレイのリファレンス設計、データフレームのスクリーンフォーマット
Row LVDS 1
Pixel 0~63
LVDS 2
Pixel 64~127
LVDS 3
Pixel 128~191
LVDS 4
Pixel 192~255
LVDS 5
Pixel 256~319
0 HDR...HDR HDR...HDR HDR...HDR HDR...HDR HDR...HDR
1 HDR...HDR HDR...HDR HDR...HDR HDR...HDR HDR...HDR
2 Chip 1 ... ... Chip 1 ... ... Chip 1 ... ... Chip 1 ... ... Chip 1 ... ...
  ... . ... . ... . ... . ... .
  ... . ... . ... . ... . ... .
31 ..Chip 1920 ..Chip 1920 ..Chip 1920 ..Chip 1920 ..Chip 1920
32 HDR...HDR HDR...HDR HDR...HDR HDR...HDR HDR...HDR
33 HDR...HDR HDR...HDR HDR...HDR HDR...HDR HDR...HDR
34 Chip 1 ... ... Chip 1 ... ... Chip 1 ... ... Chip 1 ... ... Chip 1 ... ...
  ... . ... . ... . ... . ... .
  ... . ... . ... . ... . ... .
63 ..Chip 1920 ..Chip 1920 ..Chip 1920 ..Chip 1920 ..Chip 1920
64 HDR...HDR HDR...HDR HDR...HDR HDR...HDR HDR...HDR
65 HDR...HDR HDR...HDR HDR...HDR HDR...HDR HDR...HDR
66 Chip 1 ... ... Chip 1 ... ... Chip 1 ... ... Chip 1 ... ... Chip 1 ... ...
  ... . ... . ... . ... . ... .
  ... . ... . ... . ... . ... .
95 ..Chip 1920 ..Chip 1920 ..Chip 1920 ..Chip 1920 ..Chip 1920

表3は、320ピクセル列96ピクセル行の制御ビデオフレームの一部分を表しています。LVDSチャネル1~5は、それぞれピクセル列0~63、64~127、128~191、192~255、および256~319のビデオおよび制御情報を送信します。制御ビデオフレームでは、行0と1の各ピクセルは24ヘッダ(HDR)ビットの設定を格納します。行32と33はグローバル輝度PDMのヘッダビットを格納し、行64と65はCALDACヘッダビットを格納します。各2ヘッダ行グループに後続する30行は、このリファレンス設計のLEDディスプレイモジュールPCBの30行に対応しています。特定のLVDS列内の各行の64ピクセルには、各LEDディスプレイモジュールPCB上の64のMAX6974 LEDドライバの情報があります。各ピクセルは、MAX6974デバイスの24ビット制御情報を格納します。制御ビデオフレームでは95を超える行は使用されません。

ディスプレイ制御用のGUI

GUI (図4)は、この設計で利用されるすべてのMAX6974デバイスの設定、グローバル輝度PDM、およびCALDACレジスタビットを設定するために使用されます。GUIには、ビデオディスプレイボード上のすべてのチップの対応するパラメータを調整するためのグローバル設定オプションがあります。また、各チップのパラメータを個別に調整可能なデバイスタブもあります。すべてのレジスタとすべてのMAX6974 LEDドライバの設定は、ファイルに保存して、ビデオディスプレイボードのオン時にロードすることができます。ビデオディスプレイボード製品の初期化処理を簡素化する標準レジスタパラメータを含む初期設定ファイルがあります。

図4. MAX6974ビデオディスプレイボードのGUI
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図4. MAX6974ビデオディスプレイボードのGUI

GUIは、Windowsオペレーティングシステムに個別のアプリケーションウィンドウとして表示されます。GUIは、ビデオ制御フレームを生成し、それをGUI上のWriteボタンがアクティブ化されたときにビデオディスプレイボードに送ります。ビデオ制御フレームは、60Hzのビデオリフレッシュレートに1回のみ表示される必要があります。ビデオ制御フレームは、ビデオディスプレイボードのスクリーン全体を占めることができます。ただし、FPGAは制御フレームヘッダ行を検出し、対応する情報をMAX6974のレジスタにダイレクトに送信します。そのため、ビデオ制御フレームの内容はビデオディスプレイボード上には表示されません。これによって、ビデオフレーム更新がスキップされますが、人間の目にはわかりません。

実装

DVIレシーバボードは、1つのTFP401 DVIレシーバと1つのAT24C02 EEPROM、およびいくつかのバイパスコンデンサを備えています(図5)。TFP401 DVIレシーバは、シリアル-パラレル変換とTMDSデコードを実行し、ハーフピクセルクロックレートでRGBビットの奇数および偶数ピクセルを同時に供給します。DVIで定義される最小スクリーン分解能がVGAであるため、このリファレンス設計では各隣接ピクセルと隔行が除去されます。ハーフピクセルクロックはFPGAに便利で、これを使ってFPGAは希望のピクセルを取得して選択することができます。

Windowsオペレーティングシステムがモニタを認識する前に、I²Cプロトコルを使用してDDCからモニタを探査します。すると、モニタは、製造および動作情報を含むそのEDIDで応答します。同様に、AT24C02 EEPROMは、LEDビデオディスプレイボードのEDID情報を格納するために使用されます。製造元のIDは、VESA (Video Electronics Standards Association)から取得する必要があります。このリファレンス設計では、DVI対応LCDモニタのEDIDが借用されてAT24C02 EEPROMに格納されています。その3つのアドレスピンのすべてがグランドされた場合、AT24C02 EEPROMのI²Cデバイスアドレスは0xA0となり、オペレーティングシステムはこれを検索することになります。

図5. DVIレシーバPCB
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図5. DVIレシーバPCB (2.25" x 4")

FPGAボード(図6)は、主として2つのSRAM、および1つのAltera® FPGAデバイスで構成されています。FPGA内には、LVDSインタフェースとメモリアクセス機能の両方が備わっています。この設計におけるFPGAの主目的は、DVIディジタルビデオ情報の逆多重化です。FPGAのもう1つの重要な機能は、設定、グローバル輝度PDM、およびCALDAC情報のデータフレーム認識です。個別のPWM情報以外を含むこれらのデータフレームは、受信されて、ビデオ制御フレームが識別されると、対応するMAX6974レジスタにダイレクトに送信されます。

図6. FPGA PCB
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図6. FPGA PCB (7.5" x 9.5")

図7は、FPGAの内部ファンクションブロックを示しています。ピクセルビットのスクリーンフレームがバッファ用のSRAMに格納されます。FPGA内に実装されたラインバッファは、TFP401 DVIレシーバとLVDSチャネルをインタフェースするために使用されます。2つのラインバッファは、1つはTFP401 DVIレシーバからのデータビットの受信用、もう1つはSRAMへ転送用として、TFP401 DVIレシーバからのデータの受け付けに使用されます。同様に、各LVDSチャネルに2つのラインバッファが使用されます。FPGAは、DVIとLVDSの両方のデータスループットを整合させるタイミング要件や、すべての必要なSRAMデータ、アドレス、および制御信号のタイミング要件に適合する組合せロジック回路を提供します。SRAMがシングルポートタイプであるため、ReadとWrite動作の両方が同時に実行されるとともに、メモリアクセススケジュール機構もFPGA内で実行されます。

図7. FPGA内部ファンクションブロック
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図7. FPGA内部ファンクションブロック

各MAX6974は8つのRGB LEDを駆動します。各ディスプレイモジュールボード(図8)には、64のMAX6974 LEDドライバ(8行8列)、および512のRGB LED (8行64列)が内蔵されています。すべてのLEDは、PCBの片側に、上下左右の隣接LEDから8mmの中心間距離で実装されます。ディスプレイモジュールのサイズは512mm x 64mmです。すべてのMAX6974デバイスは、PCBの反対の片側に実装されます。MAX6974デバイスが実装された同じ片側には、パワーおよびグランドピン、および1 x 6ヘッダも設置されます。2つの1 x 6ヘッダが設置され、1つはLVDS入力インタフェース用で左上隅、もう1つはLVDS出力インタフェース用で左下隅に設置されます。ディスプレイモジュールボードは、相互接続ボードの設置先のディスプレイボードフレームにスナップで留めるように設計されています。隣接LEDディスプレイモジュールPCB間に、LVDSインタフェース用の追加配線は不要です。

図8. LEDディスプレイモジュールPCB (64mm x 512mm)。片側にLED、反対の片側にMAX6974 LEDドライバが配置されています(PCBは左(a)側と右(b)側に分割されています)。
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図8. LEDディスプレイモジュールPCB (64mm x 512mm)。片側にLED、反対の片側にMAX6974 LEDドライバが配置されています(PCBは左(a)側と右(b)側に分割されています)。

図9は、DVIレシーバ、FPGA、および150のLEDディスプレイモジュールPCBを備えた、QVGA LEDビデオディスプレイボードの一般的なアセンブリを示しています。これらのPCBは5列30行に配列されています。ビデオディスプレイボードアセンブリの最上部には、DVIレシーバとFPGA PCBが示されています。これらは、最上行のLEDディスプレイモジュールPCBの背後に容易に隠すことができます。

図9. ビデオディスプレイボードアセンブリ
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図9. ビデオディスプレイボードアセンブリ

消費電力

各MAX6974デバイスの動作電流は、3.3VのVCC電源で、28mA (CALDAC非アクティブ)または54mA (CALDACアクティブ)です。LEDディスプレイモジュールPCB上の64のMAX6974 LEDドライバの動作電流は、1.8Aまたは3.5Aです。各MAX6974ポートからの最大LED電流は、5VのVLEDで30mAです。512 RGB LEDを備えた各LEDディスプレイモジュールPCBの最大LED電流は46Aです。ビデオディスプレイボード全体にパワーを供給するために、複数の3.3Vおよび5V電源が必要です。

80 x 64 LEDビデオブリック

図10は、アクリルフレーム(10のPCB収容可能)に実装された9つのLED PCBを示しています。裏面にはFPGAとDVIレシーバPCBがマウントされています(図11を参照)。QVGAディスプレイボード全体は、15 (3 x 5)のそのようなアクリルフレームを使用して組み立てることができます。

図10. 最大10のLED PCBを収容するアクリルフレーム
図10. 最大10のLED PCBを収容するアクリルフレーム

図11. アクリルフレームの裏面
図11. アクリルフレームの裏面