アプリケーションノート 4085

SerDesアプリケーションにおけるAC結合の利点


要約: このアプリケーションノートは、コンデンサを使ってLVDSデータリンクをAC結合するいくつかの利点を示します。このアプリケーションノートでは、正しいコンデンサの選択と終端トポロジに関するガイドを提供します。一般的なトラブルシューティング問題も検討されます。

はじめに

コンデンサを使ってLVDSデータリンクをAC結合すると、レベルシフト、コモンモード誤差の除去、および入力電圧フォルト状態からの保護など、多くの利点があります。このアプリケーションノートでは、正しいコンデンサとこのデザイン方式の終端トポロジの両方の選択に関するガイドを提供します。一般的なトラブルシューティング問題も検討されます。

レベルシフト

LVDS (低電圧差動信号)ロジック入力は、多くの利用可能なロジック規格の1つです。AC結合リンクを使うと、信号ソースがLVDS入力用の十分な振幅(標準は100mVP-P差動)を備えている場合、希望するレベル変換を提供することができます。図1は、このようなAC結合リンクから信号レベルをLVDSロジックに変換する負のECLロジックソースを示しています。

Figure 1. ECL-to-LVDS level-shifter configuration.
図1. ECL-LVDSレベルシフタ設定

最適なコモンモード電圧

AC結合LVDSによって、受信側ICはその最適なコモンモード電圧を設定することができます。図2では、標準的なLVDS入力が示されています(この場合はMAX9248)。内部リファレンス電圧(多くの場合は1.2V)は、2つのハイインピーダンス終端抵抗をバイアスします。入力がAC結合である場合、受信側ICは、コモンモード電圧をその内部バイアスレベルに設定することができます。

Figure 2. LVDS input bias circuit.
図2. LVDS入力バイアス回路

過電圧からの保護

LVDS信号は、車載シリアライザ/デシリアライザ(SerDes)リンクでは常にAC結合されます。この設定への主な動機は、自動車のバッテリ電圧の地絡短絡保護です。ワイヤハーネスに入る任意の信号のユニバーサル要件は、損傷なしに地絡短絡電池電圧に耐える必要性です。AC結合LVDSリンクの場合、結合コンデンサがバッテリ電圧に充電されると、大電流の短いパルスのみが存在します。電流のピーク振幅は、短絡の実際のインピーダンスの関数です。電流スパイクの持続期間は、結合コンデンサとLVDS入力/出力の保護構造の関数です。SerDesリンクは通常、短絡時は有効ではありませんが、短絡が除去されると動作はリストアすることができます。

コンデンサの選択

正しいコンデンサ選択にはいくつかの要因が影響します。

LVDSリンクに使用されるAC結合コンデンサの値は、次のようないくつかのパラメータによって決まります。
  • 出力ドライブレベル
  • 入力スレッショルドレベル
  • 負荷インピーダンス
  • ケーブル長
  • 最長パルス持続時間
標準LVDS出力ドライブレベルは通常、250mV (min)で指定されます。入力スレッショルドレベルは100mV (max)で指定されます。そのため、最大総減衰量(ATT)は、まだ保証レベルを満たしながら、次のようになります。

Equation 1

その結果、DC抵抗からの総減衰量、AC減衰量、および容量結合ドループは、-8dB以下である必要があります。負荷インピーダンスは通常、両エンドで100Ωの差動です。ケーブル長の分析には、ケーブルのACとDCの両方の減衰、およびコネクタ抵抗からの損失がすべて考慮される必要があります。

最後に、データ自身が考慮される必要があります。LVDSリンクが送信する必要がある最長パルスは、動作周波数と、データプロトコルが通過する連続した1 (または0)の最大数の関数です。

これらの計算がすべてアプリケーションにも含まれる場合は、大部分のアプリケーションに十分な0.1µFコンデンサを単に選択します。データレートは、10MHzよりドロップするか、より長いケーブル長(つまり5m以上)が使用される場合、計算、シミュレーション、または実際の測定によって、必要な値を確認する必要があります。

電圧および誘電体

コンデンサの動作電圧は、フォルト状態で予期されるピーク電圧を上回る必要があります。車載アプリケーションの場合、ピークフォルト電圧は18Vです。ダブルバッテリ電圧または負荷ダンプなどのダブルフォルト状態は通常、考慮する必要ありません。

X5R、X7R、または等価誘電体仕様のコンデンサを使用します。Y5VまたはZ5Uなどの大きい電圧および/または温度係数を持つ誘電体は避けてください。

終端トポロジ

終端トポロジは、(1)純差動、(2)センタタップ差動、および(3)テブナン終端の、3つの主要回路から選択することができます。図3は、これら3つの回路を示しています。

Figure 3. LVDS termination circuits.
図3. LVDS終端回路

純差動は、最も一般的な設定で、十分シールドされた環境における信号の終端に有効です。センタタップ差動終端は、センタタップのバイパスコンデンサを使って100Ω終端を2個の50Ω抵抗に分割します。この方式は、LVDSペアに生じたコモンモードエネルギがグランドへのローインピーダンスを予想するため、ノイズ環境で有効です。純差動とセンタタップ差動終端はいずれも、内部バイアスされたLVDS入力とともに使用する必要があります。

LVDSレシーバが内部バイアスされていない場合に、入力信号がAC結合である場合は、テブナン終端が使用される必要があります。各ラインのテブナンインピーダンスが50Ωであり、各ラインのテブナン電圧が1.2Vであるように、抵抗を選択します。図3の値は、3.3V電源で動作します。

AC結合リンクのトラブルシューティング

AC結合LVDSリンク経由で送信されるデータは、DC平衡されている必要があります。これは、送信される0の数が送信される1の数とできる限り近似である必要があることを意味します。公称50%デューティサイクルのクロック信号は、本質的にDC平衡されています。マンチェスタエンコードなどの多くのデータエンコードアルゴリズムもDC平衡データストリームを提供します。図4はDC不平衡のリンクのプロットを示しています。

Figure 4. AC-coupled LVDS link without DC-balance.
図4. DC不平衡のAC結合LVDSリンク

図4のトップトレース()は、20%デューティサイクルパルスストリームのシングルエンド測定を反映しています。ボトムトレース()は、補信号と真信号の両方にわたる差動測定です。差動測定は、0Vが中央に配置されず、スキューされています。注意深く分析すれば、波形の各半分の下の領域が等しくなっていることがわかります。AC結合リンクは、DC電流を送信することはできません。この場合、負の偏移は100mVのすぐ下で、LVDSの最小入力レベルに違反します。

フェイルセーフ入力

一部のLVDSデバイスは、その入力にフェイルセーフ回路を備えています。フェイルセーフ回路は、入力フォルトを識別します。この回路はフォルトが検出されると出力ドライバをディセーブルします。低ノイズLVDSリピータのMAX9180は、このデザインの1例として、図5に示されています。フェイルセーフ回路でAC結合LVDSリンクが試行される場合、入力のテブナン終端が必要です。この設定が使用されない場合、入力のDC電圧の大部分はVCCであり、LVDSデバイスのコモンモード電圧範囲外になります。

Figure 5. LVDS fail-safe input circuit.
図5. LVDSフェイルセーフ入力回路

同様の記事が、2007年10月2日にCMP Media LLCによって 「Planet Analog」のウェブサイト上に掲載されました。


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