アプリケーションノート 4032

HFTA-16.0:バイポーラ集積回路のESD保護


要約: 静電放電(ESD)は潜在的に有害なエネルギーパルスを集積回路(IC)に放出することはよく知られています。多くの設計特性によって、部品のESD性能が影響を受けます。このアプリケーションノートでは、回路設計者がICを非シールドESDから保護するために考慮すべきいくつかの問題について説明します。

はじめに

静電放電(ESD)イベントは潜在的に有害なエネルギーパルスを集積回路(IC)に放出します。適切に設計されたICは、ICを動作回路に実装する際に発生する可能性があるESDに対処する保護回路を備えています。また、ICは、アセンブリ後に静電シールドを通り抜け、終段回路まで達するESDエネルギーにも対処する必要があります。メカ式シールドのほかに、電源デカップリングコンデンサもESDの処理を助けることができますが、不適切にコンデンサを選択するとICの脆弱性が増大する場合があります。集積回路を非シールドESDから適切に保護するには、以下の問題を考慮する必要があります。

  • ICへのESDの移動用の放出モデル
  • IC内のESD保護
  • 動作回路とIC内ESD保護との相互作用
  • 動作回路の変更によるICのESD保護の向上

ESD放出モデル

静電放電レベルは、電圧の単位で示されます。この電圧は、ICに移動したコンデンサに蓄積された電荷から発生します。ICの電圧および電流ストレスは、ICとESDソース間のインピーダンスの関係から発生します。ESDテスタは、予想電荷ソースに基づいてモデル化されています。

荷電体の2つのモデルは、ESD試験に広く使用されます(図1)。ヒューマンボディモデル(HBM)は、皮膚(1.5kΩ抵抗)を通じた放電によって人体(100pFコンデンサ)に蓄積された電荷を表します。マシンモデル(MM)は、金属体に蓄積された電荷を表します。この場合、MMの放電は、相互接続インダクタンスにのみ制限されます。

Figure 1. Models for ESD testing.
図1. ESD試験用モデル

以下のコンセプトは、ICへのESDの放出の評価に役立ちます。

  1. ICのインピーダンスは、標準電源レベルを超える電圧に対してローです。

    Equation 1

    図1のHBMの場合は、ZS = ZHBM = 1.5kΩ

  2. MMの場合は、電流はMMのインピーダンス(~50Ω)によって制限されます。

    Equation 2

    上記で計算された特性インピーダンスは、低抵抗LC回路におけるエネルギー(E)から発生します。

    Equation 3

  3. ESD電流が主に電源デカップリングコンデンサに流れる場合は、ICの電圧は電荷保存に依存しています。

    Q = C x V and QFinal = QInitial
    V1 x (C0 + C1) = VESD x C0 (図1を参照)

  4. ICに損傷を与える可能性がある短時間にわたって印加されると、エネルギーレベルはおよそ数マイクロジュールです。これは、外付け電源デカップリングコンデンサが配置されている場合は重要な注意点です。図1の電源容量(C1)の場合、ICに放出されるエネルギーは、次式から求められます。

    Equation 4

  5. 発熱は、電力損失(P)から発生します。より長時間(t)にわたってエネルギー放電を拡張すると、発熱が低減します。

    Equation 5
ローインピーダンスへのESDエネルギーの放出は、電流と見なすことができます(上記のコンセプト1および2)。ハイインピーダンスの場合は、エネルギーは電荷移動によって電圧としてICの電源デカップリングおよび浮遊容量に放出されます(コンセプト3)。ICの損傷は通常、マイクロ秒よりもはるかに少ない時間にわたって印加されるおよそ数マイクロジュールのエネルギーからもたらされます(上記のコンセプト4および5)。

IC内の保護回路

標準的な保護回路によって、ICコア回路に到達するおそれがある電圧および電流が制限されます。図1で図示される保護デバイスには、以下があります。
  • ESDダイオード—極性に応じた、信号端子から電源レイルまたは電源グランドまでのローインピーダンスパス
  • クランプ—クランプは電源間に接続され、標準電源状態では電流を消費しませんが、ESDイベント中はローインピーダンスを発生します。
ESDダイオード
IC端子をテスタの初期電圧が2kVであるHBM試験にかけると、ESDダイオード(図2)に流れる放電電流は約1.33Aです。

Equation 6

Figure 2. ESD diode current and voltage (measured data).
図2. ESDダイオード電流および電圧(測定データ)

HBM試験中の端子電圧は、ダイオードドロップに理論上制限されます。大電流はESDダイオードと接続トレースにIRドロップをもたらすため、図2に示されるように信号端子に追加電圧が発生します。

ICが2kVなどのESDレベルに対処可能かどうかを識別するには、製造メーカーの文書を参照してください。ICの定格は、図1において最大電圧VESDを示しています。これにICは特定タイプのESDソースに対して耐えることができます。マキシムICのESD耐性については、デバイスの信頼性レポートを参照してください。

電源クランプ
バイポーラICのクランプ動作は、保護対象のコア回路内のブレークダウンの発生に類似しています。図3は、図1のクランプの詳細回路を示しています。クランプトランジスタの過電圧は、コレクタからベースへのアバランシェ電流をもたらします。ベースエミッタの順方向バイアスはコレクタ電流をさらに増大させるため、「スナップバック」と呼ばれる状態が発生します。クランプのV-I特性は、図4に示されています。

Figure 3. Clamp circuit for the clamp shown in Figure 1.
図3. 図1に示されるクランプのクランプ回路

Figure 4. Clamp V-I characteristic.
図4. クランプのV-I特性

ICの他の回路のいずれかが損傷する前に、クランプがオンになります。また、クランプが十分に大きいため、ESD電流によってクランプは2次ブレークダウンに移行しません。2kV HBM試験中のクランプの動作は、図5に記録されています。図5の電圧は、IRドロップとスナップバック後のクランプ電圧を含んでいます。

Figure 5. Clamp operation (measured data).
図5. クランプ動作(測定データ)

ESD保護および動作回路

クランプ電圧は、図5に見られるように1次ブレークダウンからON値にスナップバック後に変動します。標準動作状態の場合、クランプがオフになるように、多くの場合は、設計ではクランプ電圧がICの絶対最大電圧を上回ります。

電源デカップリングコンデンサは、クランプ動作に干渉します。デカップリングコンデンサに移動した電荷はICの絶対最大電圧を上回る電圧を生成する場合がありますが、クランプがオンになるほど十分高くはありません。この場合、コンデンサは、部品にほぼ瞬時にダンプ可能なエネルギー源として機能します。

任意の電源デカップリングコンデンサの場合は、ESD試験中に発生する初期電圧は電荷保存則からもたらされます。この電圧は、0.01µFデカップリングコンデンサに印加される2kVのHBM試験において20Vに達する場合があります。

Equation 7

または

Equation 8

Figure 6. Energy and voltage vs. power-supply decoupling capacitance.
図6. エネルギーおよび電圧 対 電源デカップリング容量

保護対象の端子の容量への有効エネルギーの依存関係は、図6に示されています。小容量デカップリングコンデンサの場合は、クランプはスナップバックに移行して、電圧(V1)を制限します。ほぼ一定のスナップバック電圧は、容量に比例して増大するエネルギーを生成します。電源デカップリングコンデンサが十分に大容量であるため、電荷移動がスナップバックに対してクランプに十分な電圧を生成しない場合は、蓄積されたエネルギーは容量が増大するにつれて減少し始めます。

ICの絶対最大電圧(6V、typ)を上回り、クランプのスナップバック(~10V)を下回るクランプの両端の電圧は、デカップリングコンデンサが蓄積エネルギーのために配置されている場合は、問題になります。ICが外部回路なしで試験される場合は、端子が10Vで有効エネルギーは非常に低く、脅威ではありません。

ESD保護の改善

アプリケーションにおけるICの保護は、デカップリングコンデンサのサイズを厳選することによって改善することができます。ESD電荷がクランプをオンにするほど十分な電圧をもはや生成しない場合は、蓄積エネルギーは容量に応じて減少します。図1において電源デカップリングコンデンサがC1>>C0の場合、この例を検討します。

まず、以下の通りです。

Equation 9

ここで、C1を倍増した場合に発生する事項を検討します。

Equation 10

容量を倍増すると、エネルギーは2分の1に減少します。

HBM試験で吸収可能な最大エネルギーは、微細、高速、バイポーラ集積回路の場合は約1µJです。2kVのHBM試験の場合は、クランプは約0.02µFを下回るコンデンサに対して作動します(図6)。デカップリングコンデンサの有効エネルギーが1µJを大幅に下回るようにするには、コンデンサが0.05µFを上回るか、または約0.005µFを下回るかの2つのデカップリング容量の選択肢があります。2kVより高い試験電圧を使用する必要がある場合は、0.05µFの大容量コンデンサのサイズを試験電圧に応じて増大する必要があります。

残念なことに、大容量デカップリングコンデンサの使用は常に可能とは限りません。突入電流要件によって、コンデンササイズが制限される場合もあります。印加電圧のレートが制御されていない場合は、突入電流に対する制限はデカップリングコンデンサのサイズのみです。

Equation 11

デカップリングコンデンサを電源電圧に接続すると常に、いくらかのインダクタンスがもたらされます。多くの場合、フィルタインダクタンスはこの接続に追加されます。この構成では、最大突入電流は、デカップリングコンデンサおよびフィルタインダクタンスの特性インピーダンスからもたらされます。このインピーダンス(図7のZo)は、MMテスタの電流制限と類似しています。

Figure 7. The power-supply impedance for large C1.
図7. 大容量C1の電源インピーダンス

インダクタで突入電流を制限することによって、大容量フィルタコンデンサ(C1)が可能になり、ESDイベント中にICに印加される電圧は部品の絶対最大定格を下回ります。

ESD保護を改善するための実用的な方法としては、以下があります。
  • 最大ESD電圧がIC端子の絶対最大電圧を下回るように、大容量フィルタコンデンサを使用します。
  • 小容量フィルタコンデンサを使用して、ICクランプが低エネルギーで作動するようにします。
  • 直列インダクタンスを大きくして、突入電流を制限します。これによって大容量コンデンサが可能になります。
  • 図8においてツェナダイオードなど外部クランプを追加して、ESD電圧がデバイスの絶対最大定格を下回るようにします(図9)。
Figure 8. Zener ESD protection diode.
図8. ツェナESD保護ダイオード

Figure 9. Improved clamping with a Zener protection diode (measured data).
図9. ツェナ保護ダイオードによって改善されたクランプ(測定データ)

結論

動作回路の静電シールドを通り抜けるESDイベントは、ICとその周辺部品によって処理されます。電源デカップリングコンデンサは、ICに対するESDストレスを低減する安価な方法です。多くの設計特性によってESD性能が影響を受け、注意点が以下に要約されています。
  1. アプリケーションに適した試験電圧(VESD)を決定します(2kV HBMまたは100V MMが標準的)。
  2. ICのESD仕様をレビューして、ICのダイオード、クランプ、およびコンダクタンスパスが試験電圧に適合していることを確認します。この情報は、マキシムICの信頼性レポート内に記載されています。
  3. 電源フィルタ(C1)などの外付けコンデンサをICに追加する場合は、発生する電圧を分析します。
  4. ICの絶対最大電圧(6V、typ)とクランプ電圧(8V~10V、typ)間の電圧がESDイベント中に発生した場合は、より大容量なコンデンサを可能にする代わりの電源フィルタリング方式を検討します。
  5. 小容量電源デカップリングコンデンサを使用する必要がある場合は、ツェナダイオードなどの外付けESD保護デバイスを使用します。
同様の記事が、Wireless Design and Development誌の2006年11月号で発表されました。