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MAX9217/MAX9218/MAX9247/MAX9248/MAX9250評価ボードの使用


アプリケーションノート 4020

MAX9217/MAX9218/MAX9247/MAX9248/MAX9250評価ボードの使用


要約: このアプリケーションノートでは、MAX9217/MAX9247シリアライザおよびMAX9218/MAX9248/MAX9250デシリアライザの評価ボードを準備して使用する方法について説明します。

概要

MAX9217/MAX9218/MAX9247/MAX9248/MAX9250評価ボード(EVキット)は、顧客の評価用として利用することができます。これらのEVキットは2つのセクションで構成されます。右半分にはシングルチャネルのシリアライザ部品の1つ (MAX9217またはMAX9247)が搭載され、左半分にはシングルチャネルのデシリアライザ部品の1つ (MAX9218、MAX9248、またはMAX9250)が搭載されます。

EVキットは、3つのクロック信号を必要とします。これは、同じソースから供給することが可能です。シリアライザは、2つのクロック信号PCLKおよびDE_INで動作します。ここで、DE_INは通常、PCLKの16分の1または32分の1に分割されます。デシリアライザのセクションは、REFCLKを必要とします。REFCLKは、同じソースから供給することができますが、精度がPCLKの2%以内の独立した局部発振器によって供給することもできます。

EVキットの準備手順

  1. 以下の構成表(表1～表4)に従ってジャンパを設定することによって、EVキット(図1および図2)を構成します。
  2. EVキットに電源を投入します。3.3Vの単一DC電源でEVボードの各セクションに十分対応することができます。ただし、部品の特性を明らかにしたい場合は、各部品の電源ピンに異なる電源を供給することを推奨します(表2)。
  3. 手順2で説明したように、PCLK、DE_IN、およびREFCLKのクロック信号をEVキットに接続します(以下の例も参照)。1つのソースから3つのクロック信号すべてを提供する場合には、Agilent™ 8133Aパルス発生器が適切な選択です。
  4. シリアライザの入力ピン(EVキットの右半分のセクションにある)に入力データを加え、ロジックアナライザとマルチメータを使用してデシリアライザの出力ピンを検査します。シリアライザへの入力がUNIGRAFのVTG-4116ビデオテストパターンのようなビデオ信号の場合、液晶ディスプレイ(LCD)を使用することができます。
  5. シリアライザボードのジャンパJP13には、特に注意を払う必要があります。このジャンパをDVCCに接続することによって、JP17～JP21 (10 x 2ヘッダ)のグランドピンは3.3Vに接続され、MAX9217/MAX9247シリアライザのデータ入力に固定データパターンを加えることができます。外部のデータパターンを加えるときには、このジャンパをグランドに接続する必要があります。

MAX9217/MAX9247による擬似乱数ビットシーケンス(PRBS)データの生成

MAX9217/MAX9247は、以下の構成を使用することによって、アイダイアグラム測定用のPRBSデータを生成することができます。
  1. アクティブローPWRDWNピンをグランドに接続します。
  2. MOD0およびMOD1ピン(MAX9247の場合、これらのピンはI.C.およびPREと呼ばれます)の両方を負の2.5V DC電圧に接続します。シリアライザのアイダイアグラムは、差動プローブをシリアライザボードのJP14/JP24 (4ピン、1列ヘッダ)のピン2およびピン3に接続することによって観察することができます。デシリアライザのアイダイアグラムは、デシリアライザボードのJP5/JP6 (4ピン、1列ヘッダ)のピン2およびピン3で得られます。
図1. MAX9217のEVキット回路図
より詳細な画像(PDF, 121kB)
図1. MAX9217のEVキット回路図

図2. MAX9218のEVキット回路図
より詳細な画像(PDF, 128kB)
図2. MAX9218のEVキット回路図

簡易機能チェック

MAX9217/MAX9247/MAX9218/MAX9248/MAX9250のEVキットは、ロジックアナライザ、グラフィックジェネレータ、またはディスプレイに接続するためのヘッダを備えています。HP16500Cシステムのようなパターン発生器(ロジックアナライザシステムの一部として含まれている場合があります)は、シリアライザの入力に加えられる並列テストワードを生成します。このテストワードはシリアル化され、LVDSリンクを経由してデシリアライザに送信されます。次に、ロジックアナライザはデシリアル化されたテストワードを読み取り、シリアライザやデシリアライザ経由で送信された基準すなわちテストワードと照合してエラーがないかどうかをチェックします。また、EVキットをグラフィックジェネレータとLCDに接続することで、シリアルリンクの目視検査を行うこともできます。

シリアルリンクの基本機能は、ロジックアナライザ/グラフィックジェネレータ/ディスプレイがなくてもチェックすることができます。セットアップの簡易チェックの場合、シリアライザの入力ロジックレベルはジャンパで設定することが可能で、対応するビット/電圧は、デシリアライザの出力端にて電圧計で読み取ることができます。簡易機能チェック用にEVキットを構成する場合、関連するジャンパと部品の名前と位置について、MAX9217/MAX9218のEVキットの回路図を参照してください。シャントをジャンパペア間に取り付けるとチップピンがロジックハイレベルにプルアップされることに留意してください。シャントがどのジャンパペア間にも取り付けられていない場合は、チップピンはローにプルダウンされます。
  1. EVキットの簡易機能チェック用にジャンパを構成します(表1)。

    表1. 簡易機能チェック用のジャンパ設定
    Part Pin Name Jumper Jumper Function Jumper Setting for Quick Check
    MAX9218,
    MAX9248,
    MAX9250    		 R/F JP1 Selects rising- or falling-edge output strobe Low (falling edge)
    RNG1 JP4 Selects PLL operating range High-frequency range (refer to the data sheet)
    RNG0 JP7 Selects PLL operating range High-frequency range
    Active-low PWRDWN JP11 Selects chip power-up or power-down High (power-up)
    OUTEN (MAX9218/MAX9250), SS (MAX9248) JP12 Selects output enable or output disable High (output enabled for MAX9218/MAX9250), 4% spread-spectrum mode (MAX9248)
    MAX9217, MAX9247 (none) JP13 Buses logic high (DVCC) for hardwired inputs DVCC
    MOD1 (MAX9217), PRE (MAX9247) JP15 Selects output-modulation level Low (modulation off), preemphasis is disabled for MAX9247
    MOD0 (MAX9217), I.C. (MAX9247) JP16 Selects output-modulation level Low (modulation off), internally connected pin for MAX9247
    Active-low PWRDWN JP18 pin 15 to pin 16 Selects chip power-up or power-down High (power-up)
    RNG0 JP22 Selects PLL operating range High-frequency range (refer to the data sheet)
    RNG1 JP23 Selects PLL operating range High-frequency range

  2. 電源をEVキットに接続します(表2)。

    表2. 簡易機能チェック用の電源の接続
    Part Pin Name EV Board Connection Voltage
    MAX9217,
    MAX9247    		 VCCIN IVCC +3.3V
    VCCPLL PVCC +3.3V
    VCCLVDS LVCC +3.3V
    VCC DVCC +3.3V
    (none) VNEG Ground
    PLL GND, LVDS GND, GND GND Ground
    MAX9218,
    MAX9248,
    MAX9250    		 VCCPLL PVCC +3.3V
    VCCLVDS LVCC +3.3V
    VCC DVCC +3.3V
    VCCO OVCC +3.3V
    (none) VTEST Open
    PLL GND, LVDS GND, VCCOGND, GND GND Ground

  3. すべてのクロックおよび制御信号を接続します(表3)。

    表3. 簡易機能チェック用のクロックおよび制御信号
    Chip Chip Pin Name EV Board Connection Signal
    MAX9217,
    MAX9247    		 PCLK_IN J18 PCLK (SMA connector) 32MHz
    DE_IN JP18 Pin 13 1MHz
    RGB_IN and CNTL_IN JP18, JP19, JP20, JP21 Open
    MAX9218,
    MAX9248,
    MAX9250    		 REFCLK J8 REF (SMA connector) 32MHz

  4. 手順1～3を完了すると、MAX9218/MAX9248/MAX9250デシリアライザの出力端で以下の信号を観察することができます(表4)。

    表4. 簡易機能チェック用のMAX9218/MAX9248/MAX9250出力ステート
    Pin Name EV Board Connection Signal
    RGB_OUT,
    CNTL_OUT    		 JP3 and JP9 Low
    Active-low LOCK JP9 Pin 23 Low
    PCLK_OUT JP9 Pin 25 32MHz
    DE_OUT JP9 Pin 21 1MHz

  5. MAX9217/MAX9247 RGB_IN およびCNTL_IN入力は内部にプルダウン抵抗を備えています。入力が開放されると、シリアライザは自動的にロジックローを読み取ります。JP11、JP12、JP13、およびJP14ヘッダで、一部の入力を3.3Vに接続します。これは、JP13をDVCCのポジションに設定し、これらの2 x 10ヘッダの反対側のピン間にシャントを使用することによって行うことができます。その後、MAX9218/MAX9248/MAX9250デシリアライザの対応する出力が、ハイレベルに変化します。たとえば、RGB_IN0 (JP14ピン1)を3.3Vに接続した場合、RGB_OUT0 (JP7ピン27)はハイになります。
  6. オシロスコープを使用してシリアル信号を表示するには、MAX9217/MAX9247シリアライザ出力(JP17/JP18)またはMAX9218/MAX9248/MAX9250デシリアライザ入力(JP4/JP6)のLVDS信号ライン間に差動FETプローブを接続します。

注記

  1. RNG0およびRNG1は、MAX9217/MAX9247およびMAX9218/MAX9248/MAX9250上に内部プルダウン抵抗を備えています。ロジックローをアクティブにするには、これらのピンを浮いたままにします。
  2. MAX9217/MAX9218チップセットが機能するためには、DE_INがスイッチングする必要があります。一般的に、グラフィックコントローラのデータイネーブルピン(ENAB)は、MAX9217/MAX9247上のDE_INに接続され、MAX9218/MAX9248/MAX9250のDE_OUTから取り出します。DE_INは、PCLK_INの4,194,304サイクルごとに少なくとも1回は遷移する必要があります。
  3. クロック入力は、グランドへの50Ω終端抵抗のためのパッドを備えています。EVキットはこれらの抵抗のない状態で出荷されます(抵抗は実装されていないということです)。特にPCLK、DE_IN、およびREF入力上で明瞭な遷移が重要となります。必要な場合は、50Ωの入力終端抵抗を取り付けて反射を低減してください。入力の精密なマッチングのために、許容誤差が1%以内の抵抗を使用してください。
  4. 直列結合コンデンサ(Rx側のC28/C29とTx側のC55/C58)は、リンク動作には必要ありません。直接結合した動作の場合、直列コンデンサパッドを0Ω抵抗で短絡してください。EVキットは0.1µFの直列コンデンサを実装して出荷されます。
  5. LVDS信号を終端する場合、100Ωの差動(R3)終端か、100Ωのテブナン等価ネットワーク(R1/R2/R5/R4)のいずれかを使用します。両方を同時に使用しないでください。両方の終端を導入すると、大規模な反射が生成されます(図3を参照)。
  6. MAX9217回路図に示されたR20～R46の抵抗は、内部ICの特性専用であり、EVキットには実装しません。
  7. MAX9218に示されたコンデンサC1～C15およびC27～C41は、内部ICの特性専用であり、EVキットには実装しません。同様に、R1～R3、R6～R7、R10、およびR11の抵抗もEVキットには実装しません。
図3. LVDSの終端オプション。上の終端オプションのいずれか1つのみを使用してください。両方の終端を導入すると、大規模な反射が生成されます。
図3. LVDSの終端オプション。上の終端オプションのいずれか1つのみを使用してください。両方の終端を導入すると、大規模な反射が生成されます。

表5. 色および制御ビットの割当て
(以下の表は、MAX9217/MAX9247シリアライザおよびMAX9218/MAX9248/MAX9250デシリアライザのパラレルインタフェースのために推奨されるビデオ信号の割当てを示します。R0、G0、およびB0がLSBです。)

Graphics
Controller
Output		 MAX9217 Input MAX9218 Output LCD Input
R0 RGB_IN0 RGB_OUT0 R0
R1 RGB_IN1 RGB_OUT1 R1
R2 RGB_IN2 RGB_OUT2 R2
R3 RGB_IN3 RGB_OUT3 R3
R4 RGB_IN4 RGB_OUT4 R4
R5 RGB_IN5 RGB_OUT5 R5
G0 RGB_IN6 RGB_OUT6 G0
G1 RGB_IN7 RGB_OUT7 G1
G2 RGB_IN8 RGB_OUT8 G2
G3 RGB_IN9 RGB_OUT9 G3
G4 RGB_IN10 RGB_OUT10 G4
G5 RGB_IN11 RGB_OUT11 G5
B0 RGB_IN12 RGB_OUT12 B0
B1 RGB_IN13 RGB_OUT13 B1
B2 RGB_IN14 RGB_OUT14 B2
B3 RGB_IN15 RGB_OUT15 B3
B4 RGB_IN16 RGB_OUT16 B4
B5 RGB_IN17 RGB_OUT17 B5
HSYNC CNTL_IN0 CNTL_OUT0 HSYNC
VSYNC CNTL_IN1 CNTL_OUT1 VSYNC
Not assigned CNTL_IN2 CNTL_OUT2 Not assigned
Not assigned CNTL_IN3 CNTL_OUT3 Not assigned
Not assigned CNTL_IN4 CNTL_OUT4 Not assigned
Not assigned CNTL_IN5 CNTL_OUT5 Not assigned
Not assigned CNTL_IN6 CNTL_OUT6 Not assigned
Not assigned CNTL_IN7 CNTL_OUT7 Not assigned
Not assigned CNTL_IN8 CNTL_OUT8 Not assigned
Display Enable DE_IN DE_OUT Display Enable