アプリケーションノート 3942

バッファアンプ/ADC接続の最適化


要約: 今日のレシーバはますます多くの部分がディジタルで実装されているため、通信システムで最高の動的性能を実現する上で、アナログ信号からディジタルドメインへの変換が極めて重要な要素になっています。以下のアプリケーションノートでは、通信システム用の適切な信号コンディショニングおよび変換コンポーネントを選択する際に考慮すべき重要なパラメータについて詳述します。

はじめに

通信システムの設計者は長年にわたって、アンテナ、フィルタ、低ノイズアンプ(LNA)、およびアナログ/ディジタルコンバータ(ADC)で構成され、その後にディジタル復調および信号処理回路が続くという、「理想的な」ディジタルレシーバの信号処理チェーンを思い描いてきました。この理想的ディジタルレシーバの登場にはまだ数年かかるかも知れませんが、通信用レシーバからは周波数変換の段が着実に排除されてきており、フロントエンドアーキテクチャ内のADCにより大きな重要性が置かれるようになっています。レシーバの一部の段は排除されましたが、ADCの前に位置するバッファアンプ段は、幅広いレシーバにおいて依然として重要なコンポーネントであり、ADCによって達成される性能の中で大きな役割を果たすことができます。

信号処理チェーンに追加されるバッファアンプは、ミキサ、フィルタ、および他のアンプとともに機能ブロック群の一部を形成し、これらを1つの雑音指数、利得、およびインターセプトポイントを持つ単一のコンポーネントとして扱う必要があります。所定のADCに対してバッファアンプを適切に選択することによって、総合スプリアスフリーダイナミックレンジ(SFDR)を犠牲にせずにレシーバの感度を増大することが可能です。

ダイナミックレンジの定義

レシーバの感度は、システムのダイナミックレンジを構成する要素の1つです。感度によって、送信された情報をレシーバが正しく復元することが可能な最小レベルの信号が定義されます。ダイナミックレンジの上端は、処理可能な最大の信号です。これは通常、3次インターセプトポイント(IP3)によって定義されます。これは、レシーバのフロントエンドコンポーネントが過負荷または飽和して圧縮される位置を示す仮想的な数値です。もちろん、ダイナミックレンジは1つの妥協点になります。高い感度は、低い雑音指数と高い利得を必要とするからです。残念ながら、30dB以上の利得と2dB未満の雑音指数を持つ低ノイズアンプ(LNA)は、3次インターセプトポイント性能が限られており、多くは+10dBm~+15dBm程度の値になっています。そのため、これらのアンプを使用するとレシーバの感度は増大しますが、レシーバのフロントエンド信号処理チェーン中で、高レベル信号に対する「ボトルネック」になってしまいます。

レシーバのフロントエンドにADCを追加することで、ダイナミックレンジに関するトレードオフはさらに複雑化します。しかし、一般にバッファアンプと呼ばれるディジタル制御を備えた最近のリニアアンプは、ダイナミックレンジ拡大と同時に全体的なレシーバ性能の向上に役立ちます。

バッファアンプを高速ADCと組み合わせて使用する方法を理解するためには、各コンポーネントに関する基本的な性能パラメータと、それらがレシーバの性能にどう影響するかを復習すると良いでしょう。伝統的なレシーバフロントエンドは、いくつかの周波数変換段を用いて、アンテナからの高周波信号を、復調およびその後の処理が可能なより低周波のIF信号に変換していました。標準的な信号チェーンの場合、RF入力信号を70MHzまたは140MHzの第1IF、10MHzの第2IF、そして455kHzの第3IFに変換します。この複数変換スーパーヘテロダインレシーバのアプローチは現在でも広く使われていますが、現代の通信システムが持つコストとサイズの制約によって、設計者はできる限り多くの周波数変換段を排除するよう強いられてきました。軍事設計者たちは長年にわたって、アンテナおよびフィルタバンクから直接信号をディジタル化する能力を持つADCを使用した、真の「オールディジタル」レシーバを追い求めています。

ADCの性能レベルはここ数年で劇的に向上しましたが、オールディジタル軍用レシーバをサポートするまでには至っていません。それでも、商用レシーバの設計は、3段以上の周波数変換段から単一段アーキテクチャへと縮小化されました。しかし、周波数変換段の数が少ないほど、結果としてADCの入力におけるIF周波数が相対的に高くなり、広帯域のコンバータとバッファアンプが必要になります。

ADCに要求されるビット分解能は、レシーバアプリケーションによって異なります。アクティビティレシーバのような一部の軍用アプリケーションでは、10ビット量子化で適度な分解能が得られます。3Gや4Gの携帯など、現行および今後登場する商用通信レシーバの場合は、複雑な位相および振幅ベースの変調フォーマットを持つ波形の量子化誤差を最小化するために、より高い分解能が必要になります。マルチキャリアレシーバには、IF帯全体を受信するための十分な帯域幅とともに、一般に14ビット以上の分解能が必要とされます。

所定のレシーバIFアーキテクチャについて、高速、高分解能のADCが利用可能であるとして、感度とダイナミックレンジに関係するその他の重要な性能パラメータには何があるでしょうか。ADCの特性は、そのSFDRで表されます。SFDRは、周波数スペクトル中における最大歪み成分の2乗平均(root-mean-square:RMS)値に対する、基本周波数入力信号の振幅の比率を示します。入力電圧の大きさが最大許容範囲を超えると、サンプリングされた出力波形にクリッピングと歪みが生じることになります。最小推奨入力レベル以下では、ADCのすべてのビットが波形を表すために使用されるとは限らず、14ビットのADCが本質的に10ビットまたは12ビットのコンポーネントとして動作することになる可能性があります。

与えられたADCについて、次式から正弦波の最大入力電圧(VMAX)が求まります¹:

2VMAX = 2bQ または VMAX = 2b-1Q

ここで、bはADCのビット数、Qは量子化レベル当りの電圧です。

最大電圧に対応する正弦波の最大電力レベルは、次式で与えられます¹:

PMAX = V²MAX/2 = [22(b-1)Q²]/2 = 22bQ²/8 最小電圧は1 LSBに影響を与えるために必要な大きさであり、次式で計算されます。

2VMIN = Q

対応する電力レベルは次の通りです。

PMIN = V²MIN/2 = Q²/8

ダイナミックレンジ(DR)は単純に次式から導かれます。

DR = PMAX/PMIN = 22b

または、対数形式で表すと次のようになります。

DR = 20log(PMAX/PMIN) = 20b log(2) = 6b (単位:dB)

すなわち、要するにビット当り6dBということです。

ADCのSFDRは、ADCを使ってFS (フルスケール)正弦波信号を測定し、高精度ディジタル/アナログコンバータ(DAC)とスペクトルアナライザの組み合わせでADCの出力を評価し、基本周波数出力のレベルを最も高いスプリアス信号と比較することによって求めます。ADCのSFDR性能を測定する際には、DACのダイナミックレンジが限定要因になるのを防ぐため、DACのダイナミックレンジをADCよりも十分に広いものにする必要があります。

高速ADCは、現在80dBc~90dBc以上のSFDRを持つものが入手可能です。このレベルは、ADCに単一トーンまたは2つのトーンを入力して測定するのが標準的です。2トーン性能分析の場合、一般的な通信IF (たとえば140MHz)の中心周波数をはさんで、2つのトーンを互いに1MHz離れるように設定します。今の例の場合、2つのトーンは139.5MHzと140.5MHzになります。

ADCを含むレシーバの感度は雑音レベルの関数であり、雑音レベル自体は帯域幅の関数です。雑音を最小化すればレシーバの感度は増大します。もちろん、雑音(たとえばサーマルノイズなど)の発生を完全に避けることはできません。サーマルノイズと量子化ノイズで決まるADCのノイズフロアによって、感度が制限されることになります。量子化ノイズとは、本質的にはコンバータの最下位ビット(LSB)が持つ曖昧性です。一般に、ADCのノイズフロアは、入力信号が最小レベルのときに最も低くなり、入力信号の振幅がコンバータのFS入力値に近付くにつれて増大します。

レシーバと同様、ADCの特性もSFDR性能だけでなくそのフルスケール対雑音比および信号対雑音比(SNR)でも表されます。ADCの場合、最大SNRはそのビット数(b)の関数になります。

SNR = (1.76 + 6.02b) dB

ADCのSNRは、本質的にはRMSフルスケール(FS)アナログ入力とRMS量子化誤差の比です(図1)。ADCのSNRを構成するこの2つの要素は、次のように定義されます:正弦波のRMS値は、ピーク/ピーク値の半分を2の平方根で割ったものになります。量子化誤差は、アナログ波形と(-1/2 LSB~+1/2 LSBの範囲の曖昧性に起因する誤差を含んだ)ディジタル再構成された複製との差です。ADCのサンプリングレートを倍にすることによって、それまでの2倍の帯域幅に雑音が拡散するため、実質的な雑音指数は3dB低下します。ADCのSNRを判定する最良の方法は、高精度レシーバと較正済みの雑音源を使用した実測です。この測定値には、クロックのジッタをはじめとするプロセス中の様々な雑音源が反映されるため、理想値ではない、現実的なSNRの値を得やすいと考えられます。信号対雑音+歪み比(SINAD)は、SNR評価において歪みの影響を含めたものです。

Figure 1. The SNR and SINAD for the 96Msps MAX12559 ADC are plotted vs. input frequency at a clock rate of 96MHz and an amplitude level of -1dBFS.
図1. クロック速度96MHz、振幅レベル-1dBFSの条件で、入力周波数に対する96Msps MAX12559 ADCのSNRとSINADをプロットしたグラフ。

SINADの代わりに有効ビット数(ENOB)と呼ばれるパラメータを使用して、与えられた入力周波数とサンプリングレートについてADCの精度を示すことができます。これは、本質的にはコンバータのRMS誤差の実測値と理想値の比に相当します。ENOBは一般に、印加された入力正弦波信号の振幅と周波数に依存します。この仕様値は、ADCによって生成されるRMS雑音を、同じ条件下、同じビット数の理想的ADCのRMS量子化雑音と比較したものです。たとえば、ENOBが12ビットの14ビットADCは、同じ入力条件下において(フルスケールまたはそれに近い入力を与えられた)理想的な12ビットADCと同じ量のRMS雑音を発生させます。

ENOB = (SINAD - 1.76)/6.02

全高調波歪み(THD)は、信号のFFTスペクトルに含まれるすべての高調波の合計RMSです。最初の3つの高調波が、信号エネルギーの大部分を占めます。通信アプリケーションでは、多くの場合THDの仕様の方が、静的な性能を表すDC直線性の仕様よりも重要になります。ほとんどのメーカーは、アナログ入力信号を基準として4次まで、あるいは最大で9次までの高調波を含めています。

これらのパラメータの現実における例として、MAX12559デュアルADCを考えてみましょう(図2)。このデバイスは同一チップに集積化された2個の14ビット ADCで構成されており、それぞれが約350MHzまでのIFおよびベースバンド信号を最高96Mspsのサンプリングレートでキャプチャする能力を備えています。このデュアルADCは、内蔵トラックアンドホールドアンプと差動入力を備えています。175MHzの入力に対して、SFDRが79.8dBc、標準SNRが71.9dB、SINADが70.9dBを達成しています(図3)。THDは-77.9dBcです。このADCは3.3V動作用に設計されており、わずか980mWのアナログ電力しか消費しません。

Figure 2. The MAX12559 houses two 14-bit ADCs on a chip, each capable of capturing IF and baseband signals through about 350MHz at sampling rates to 96Msps.
図2. MAX12559には2個の14ビットADCがチップ上に収容されており、それぞれが約350MHzまでのIFおよびベースバンド信号を最高96Mspsのサンプリングレートでキャプチャする能力を備えています。

Figure 3. The SNR and SINAD performance of the MAX12559 ADC remain relatively flat at different clock speeds, with measurements for a 70MHz input signal at an amplitude level of -1dBFS.
図3. MAX12559 ADCは様々なクロック速度にわたって比較的平坦なSNRおよびSINAD性能を示します(70MHz、振幅レベル-1dBFSの入力信号で測定)。

このデバイスは柔軟なリファレンス構造を採用しており、内蔵の2.048Vバンドギャップリファレンスを使用するか、または外付けのリファレンスを入力することが可能で、2つのADC間でリファレンスを共有することも可能です。このリファレンス構造では、FSアナログ入力範囲を±0.35Vから±1.15Vまで調節可能です。このデュアルADCはシングルエンドまたは差動クロックで使用可能であり、ユーザによる選択が可能な2分周および4分周モードによってクロックソースの選択を手軽に行うことができます。

バッファの選択

現代の通信レシーバの設計において、MAX12559やそれに類する高速ADCとの組み合わせに最適なのは、どのような種類のバッファアンプでしょう?理想的には、バッファはADCの帯域幅(MAX12559の場合は750MHz)と同等または上回るべきであり、特定のアプリケーションでADCの全能力を必要としない場合でも、少なくともサンプリング対象の帯域内で動作すべきです。オペアンプの仕様が通常はセトリング時間とスルーレートで示されるのに対して、ADCバッファアンプの仕様は周波数ドメインの特性で示されるのが一般的です。仕様の表し方がどうであろうと、バッファはADCがその1 LSB相当量を超える制限や歪みを伴うことなく入力波形を受け取るために必要なだけの過渡応答を提供しなければなりません。

レシーバのフロントエンドにおいて、バッファアンプの雑音指数による影響は存在しますが、支配的なものではありません。カスケード接続された信号処理チェーンの中で、レシーバの雑音指数に最大の影響を与えるのは初段のアンプです。通常、チェーン中で最も低い雑音指数を持つアンプが最初に配置されます。結果として、バッファアンプの雑音指数は初段のアンプの雑音指数ほど重要ではなくなりますが、比較的小さな雑音指数を持つバッファアンプを使用することで、レシーバの全体的雑音指数に対する影響を最小限にすることができます。バッファアンプの雑音指数が6dB~7dBであれば、雑音指数2dB以下の初段LNAを使用したレシーバチェーンへの影響は最小限です。

バッファアンプは、ADCへの信号がそのFS入力電圧レベル要件に近付くことを保証する、適切な利得を提供する必要があります。恐らくそれと同等に重要なのが、利得応答と周波数の関係を厳密に管理するということです。利得の平坦性がADCの1 LSB以内であることが必須です。高分解能(14ビット以上)のADCの場合、それには対象の帯域幅全体にわたって±0.5dB以内の利得平坦性を持つバッファアンプが必要になります。

バッファアンプは、出力レベルとインターセプトポイント性能の両面で、良好な直線性を提供する必要があります。たとえば、アンプは少なくともADCの入力要件と互換性のある出力レベルを提供しなければなりません。アンプの直線性がADCのそれを上回り、ADCのSFDR性能の望ましくない劣化を防ぐのが理想的です。

バッファアンプとADCのスプリアス成分が同位相で加わると仮定すると、これら2つの要素を組み合わせたSFDRは次式で計算することができます。

システムのSFDR = -20log{10exp[(-ADCのSFDR)/20] + 10exp[(-バッファのSFDR)/20]} (単位:dBc)

バッファアンプは、ADCの入力インピーダンスを分離するのに十分に低いソースインピーダンスを持ちながら、ADCの入力を駆動するのに十分な出力を備えている必要があります。過度の変換誤差を避けるため、バッファの高周波数出力インピーダンスは十分に低い値でなければなりません。バッファアンプの出力インピーダンスは、ADCのAC性能、特にそのTHDに直接影響します。

スイッチトキャパシタADCでは、それぞれの変換の後でコンバータが少量の入力電流を流す可能性があります。この種のコンバータと組み合わせて使用する場合、変換誤差を避けるため、バッファアンプは十分に高速な過渡応答能力を備えている必要があります。バッファの過渡応答が十分に高速であれば、すなわち100MHz以上(立上り時間10ns)の帯域幅があれば、誤差は最小限になります。バッファの過渡応答が不十分である場合は、出力にRCフィルタを追加して、レシーバの要件に沿って帯域幅を制限するとともに、ADCの過渡効果を除去するための補助容量を提供します。フィルタの容量は、ADCの入力容量よりも大きくする必要があります。

MAX12559 ADCとの組み合わせに適する市販のADCバッファアンプの例として、MAX2055とMAX2027があります。MAX2055は、30MHz~300MHzの信号に使用可能なディジタル制御式可変利得アンプ(DVGA)です(図4)。シングルエンド入力と差動出力を備えており、簡単に差動ADCと組み合わせることができます。このバッファアンプには、ディジタル制御のアッテネータと高直線性のアンプに、シングルエンドから差動への変換トランスが集積化されています。そのため、外付けのシングルエンド/差動変換トランスや補助的なアンプ回路の必要がありません。組み込みのアッテネータは23dBの範囲を±0.2dBの精度で制御し、動的設定またはワンタイムのチャネル利得設定としての設定が可能です(図5)。最大利得設定時の雑音指数は6dB (図6)、すべての利得設定について出力3次インターセプトポイント(OIP3)は+40dBmです(図7)。1dB圧縮ポイントでの最大出力は+24dBm、2次高調波(HD2)は-76dBc、3次高調波(HD3)は-69dBcです。

MAX2027もDVGAですが、シングルエンドのデバイスであり、50MHz~400MHzにわたって-8dB~+15dBの範囲を1dB間隔で利得調整が可能です。最大利得設定時で4.7dBという雑音指数、すべての利得設定で+35dBmのOIP3、および±0.05dBという優れた減衰精度が特徴です。

Figure 4. The MAX2055 buffer amplifier combines a digitally controlled attenuator with a single-ended-to-differential amplifier for flexible interfacing with high-speed ADCs.
図4. MAX2055バッファアンプは、ディジタル制御のアッテネータと、シングルエンド/差動変換アンプを組み合わせて、高速ADCとの柔軟なインタフェースを提供しています。

Figure 5. The precise amplitude control of the MAX2055's built-in attenuator makes it ideal as a gain stage for differential ADCs.
図5. 振幅を正確に制御する内蔵アッテネータを備えたMAX2055は、差動ADCの利得段に最適です。

Figure 6. The MAX2055 buffer amplifier is specified for low noise at its maximum gain setting.
図6. MAX2055バッファアンプの仕様は、最大利得設定時における低雑音性が特徴となっています。

Figure 7. The MAX2055 achieves a high OIP3 of +40dBm for all gain settings.
図7. MAX2055は、すべての利得設定について+40dBmという高いOIP3を達成しています。

同様の記事が、High Frequency Electronics誌の2006年9月号に掲載されています。

参考文献/参考資料
  1. James Tsui著「Digital Techniques for Wideband Receivers」、Artech House、マサチューセッツ州ノーウッド、1995年発行、p.165
  2. アプリケーションノート728「Defining and Testing Dynamic Parameters in High-Speed ADCs, Part 1
  3. アプリケーションノート729「Dynamic Testing of High-Speed ADCs, Part 2
  4. アプリケーションノート1197「How Quantization and Thermal Noise Determine an ADC's Effective Noise Figure
  5. アプリケーションノート1929「Understanding ADC Noise for Small and Large Signal Inputs for Receiver Applications
  6. アプリケーションノート3062「ディジタルレシーバアプリケーションにおける高性能ADCおよびRF部品に対するダイナミック性能要件


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