アプリケーションノート 3662

LVDSのフェイルセーフ回路の理解


要約: LVDS (低電圧差動信号)は高速ディジタル信号の相互接続用として広く使用されている差動信号技術です。多くのアプリケーションにおいて、入力が正しく接続されていない場合、不確定な出力状態を避けるためにLVDSレシーバはフェイルセーフとなることが要求されます。このアプリケーションノートでは、よく知られた3種のフェイルセーフ機能の回路設計と性能特性を調べてみることにします。各回路設計の比較による解析は、高速データ伝送アプリケーション用にフェイルセーフを使用する場合の指針となります。

はじめに

近年、高速データの相互接続用のLVDS[1]は民生用製品、高速コンピュータペリフェラル、テレコム/ネットワーキング、および無線基地局に広範なアプリケーションを見出しています。LVDSは性能、電力、ノイズ、EMI低減、およびコストにおいて際立った利点を備えています。100Mbps~800Mbpsのデータ速度で適切な設定とすると、LVDS信号はより対線ケーブルリンクで10~15m、またはPCBトレースペアで1mを上回る距離を到達することができます。100Ωの負荷により消費される電力は周波数に比較的無関係で1.2mWにしかなりません。

このアプリケーションノートではLVDSのフェイルセーフ機能を説明しますが、それはLVDSを適切に動作させるために極めて重要です。そこで、3種のフェイルセーフ回路を考察し、その特性を解析し、そしてアプリケーションのための指針を提供します。

LVDSの基本特性と利点

LVDSの信号法と回路構成の基本構造を簡単にレビューしてみましょう。図1はLVDSの送信と受信を簡単化した基本回路を示しています。レシーバは約50mVの絶対遷移スレッショルドを備えたコンパレータです。伝送媒体は、ケーブルまたはPCBトレースペアのいずれの場合も100Ωの差動インピーダンスで設計されます。図2は媒体上でのコモンおよび差動モードに対する信号レベルを示しています。図1と図2において、VIDはLVDSレシーバの入力差動電圧、VODはLVDSトランスミッタの差動出力電圧、そしてVCMはコモンモードの電圧です。

図1. 基本的なLVDSのTxおよびRxの回路図
図1. 基本的なLVDSのTxおよびRxの回路図

図2. LVDS信号法のコモンおよび差動モード
図2. LVDS信号法のコモンおよび差動モード

2つの密結合したワイヤまたはトレースを定電流源で定常的に駆動すると、媒体上のコモンモード電流および電圧は、差動モードに変化があってもそれに合わせて変化しません。一般的にデータ伝送速度は主として負荷の寄生容量とインダクタンスによって制限されます。図1に示したLVDS回路では負荷容量の大部分はドライバ(トランスミッタ)に対してコモンモードインピーダンスを示します。他方、大部分のインダクタンスはチップまたは負荷リードに起因し、整合した伝送路に依存しません。さらに、寄生インダクタンスの値は比較的小さく、信号の完全性にはほとんど影響しません。負荷におけるコモンモード電圧は変化しないため、負荷の寄生容量による影響は除去されます。その結果、LVDSはCMOSまたはTTL信号よりもずっと高速のデータ速度で動作します。

2つのワイヤ、またはトレースの結合が密であるため、コモンモードのみがEMIに影響を及ぼします。伝送中のコモンモードの変化を無視することができるということは、極めて高速の動作においてさえ、LVDSが非常に低い放射レベルを備えていることを意味します。さらに、350mVという小さい電圧振幅であるため、100Ωの終端では1.2mWしか消費せず、それは一定でデータ速度と関係しません。LVDSの低電力消費はCMOSやTTLのようなシングルエンドによって消費される大電力とは大きく異なっています。

フェイルセーフ機能

ほとんどのLVDSレシーバは特定のリンク状態または故障でレシーバの出力が既知の論理状態、通常はロジックハイ、を持つように内部または外付けのフェイルセーフ回路を必要とします。次に示すリストはフェイルセーフ機能を必要とするリンクの状態または故障を示します。
  • 入力のオープン:LVDSチップが複数のレシーバポートを備えている場合、未使用のレシーバ入力はオープンのままで、出力はロジックハイで安定していなければなりません。
  • 入力のフロート:LVDSドライバがトライステートとなっているか、そのドライバが電源オフとされているか、またはリンクが断線していても、LVDSは安定なロジックハイ出力でなければなりません。
  • 入力のショート:2つの並列LVDSワイヤまたはトレースが相互にショートしていると、これは接続障害であり、ロジックハイの出力状態がアサートされなければなりません。
設計者は、また、ノイズの多い環境においてフェイルセーフ機能の信頼性が高く、通常のLVDS動作への影響を無視することができることを要求します。

フェイルセーフ回路と性能解析

フェイルセーフ回路には3つの基本形態があります:外付けバイアス回路、内部パス回路、および並列回路です。これらのフェイルセーフ回路がどのように動作するかを説明し、その後、おのおのの性能の長所と欠点を解析します。

外付けバイアスフェイルセーフ回路

フェイルセーフ機能はレシーバ入力端子に外部から3つの抵抗を接続して構成する簡単な回路です(図3)。

図3. 外付けフェイルセーフ回路
図3. 外付けフェイルセーフ回路

この設計では、ラインが駆動されていないとき、レシーバの出力がロジックハイの状態になるようにバイアスによって2つの入力端子間に正のオフセット電圧を設定します。オフセット電圧、Vidは次の式にしたがってセットされます:



回路のコモンモード電圧は次の関係式に従います:



フロートラインのVIDに50mVのオフセットを持たせるためには、R1 = 4170ΩおよびR2 = 2450Ωを選択することができます。ノイズの振幅がVIDのオフセットよりも小さいと仮定すると、レシーバ出力はロジックハイの状態となります。

このフェイルセーフ回路はLVDSの初期世代では広く使われました。それは次の理由から好ましい設計でした:
  • フロートラインのノイズレベルに応じて、この回路はオフセット電圧を外部から設定する自由度を備えている。
  • この回路はコモンモードのリターン経路およびESDの放電経路を備えている。
しかし、この設計は、現在のLVDSのアプリケーションでの使用を制限する欠点を備えています。
  • LVDSリンクが1個の場合は2つの外付け抵抗が負担となることはないかも知れませんが、複数のリンクを使用する場合は、問題になる可能性があります。特に複数チャネルのアプリケーションにおいてはそうです。
  • 今日、LVDSのデータ速度は800MHzにも達し、コンピュータのペリフェラルやネットワークの相互接続では2GHzを超える可能性があります。そのような高速伝送ではVIDによって生成される不平衡レシーバスレッショルドはデューティサイクルに大きな歪を生じ、ジッタを増加させます。
  • この回路は差動ノイズに対してはフェイルセーフに関してノイズマージンが小さくなります。それはVIDオフセットを余り大きくすることができないからです。
  • この回路は入力のショート故障に対しては動作しません。レイルがショートされた場合、VIDオフセットの電圧源もまたショートされてLVDSの出力は不確定となります。

内部パスフェイルセーフ回路

内部パスフェイルセーフ回路は外付けバイアスによるフェイルセーフ法に似ていますが、このR1とR2がLVDSレシーバに内蔵されていることが異なり、VIDのオフセットは内蔵の電圧源となります。この回路は幾つかのLVDSレシーバ[2]で広く使用されています。この等価回路は図4に示されています。

図4. 内部パスフェイルセーフ回路のブロック図
図4. 内部パスフェイルセーフ回路のブロック図

内部パス回路設計では、R1とR2の値はVIDの内部オフセットの値が30mV~50mVとなるように選ばれます。入力がショートされた場合でも正のVIDオフセットが挿入されて、そのため、上述の3つの条件がフェイルセーフ保護を必要とする場合には必ず、出力はハイ状態になります。

この内部パス設計は外部バイアス法よりも普及しています。それは外部バイアス方の欠点を解決しているからです。内部パスフェイルセーフ設計:
  • 外部抵抗が不要である。
  • 入力のショート時に機能する。
しかし、内部パスフェイルセーフ法はアプリケーションによってはなお、大きな欠点を持っています。
  • 自由にオフセット電圧を設定することができない。
  • 不平衡のレシーバスレッショルドを生成し、デューティサイクルを悪化させ、ジッタを増加させる。
  • 内部パスノイズによるノイズマージンが小さい。

並列フェイルセーフ回路

マキシムのほとんどのLVDS製品[3]では並列フェイルセーフ回路が使われています。それは先に述べた2種のフェイルセーフ回路の主な欠点を解決しており、図5に示されています。

図5. 並列フェイルセーフの回路図
図5. 並列フェイルセーフの回路図

図5に示されるように、コンパレータがレイルの電圧レベルをモニタしてそれをVCC-0.3Vのリファレンスと比較します。レイルの電圧レベルがこのリファレンスよりも高い場合、その出力はロジックハイとなります。そしてこのロジックハイ状態がORゲートを通してレシーバ出力を遮断してフェイルセーフ機能がアクティブとなります。この構成では前述したフェイルセーフを必要とする、オープン、フロート、およびショートの3つのシナリオにおいてLVDS出力をロジックハイに強制することが可能です。この機能の設計ではコモンモード電圧がリファレンス電圧のVCC-0.3Vを下回る限りは正しく動作します。

並列フェイルセーフ法は前に述べた2つの古い方法よりも幾つかの独特な利点を備えています。
  • この方法はコモンおよび差動モードの両方に対してより大きいノイズマージンを備えています。
  • この方法の構成は対称であり、従って入力差動信号のデューティサイクルとジッタを悪化させません。
この構成が独特な利点を備えているにも関わらず、この並列法を使う場合には問題があります。マルチポイントまたは長距離のポイント間アプリケーションに対して、コモンの負荷容量が比較的大きくなる場合があります。故障が起こったとき、この回路ではコモンモードレベル電圧がVCC-0.3Vまで充電されるのにある程度の時間を要します。すると、このことにより、フェイルセーフ機能が動作するまでに時間が余分にかかることになります。

要約

このアプリケーションノートでは外部バイアス、内部パス、および並列回路の3種のフェイルセーフ回路の設計、動作、長所と欠点を論じました。LVDSのフェイルセーフ機能にとって完全なソリューションを備える方法は1つもないことが分かりました。しかし、解析は並列法が残りの2つの方法に比べて多くの状況においてより良好に動作することができることを示しています。

参考資料

[1] IEEE Std 1596.3-1996 IEEE Standard for Low-Voltage Differential Signals (LVDS) for Scalable Coherent Interface (SCI) (PDF)
[2] Data sheets of DC36C200, DS90C032, and DS90LV018
[3] Maxim LVDS Line Drivers/Receivers