はじめに

マキシムの14ビットデュアルADCであるMAX12557は、65Mspsのサンプリングレートに合わせて最適化されており、IFおよびベースバンドのすべてのアプリケーションを対象としています。このアプリケーションノートの目的は、このデバイスの回路図とレイアウトの提案のための簡潔なリソースを示すことです。これは、このADCの部品と評価ボードキットのデータシートに記載されている回路図と、プリント基板のレイアウト情報を補足することを意図しています。ユーザは、具体的なアプリケーションを検討し、利用可能なすべてのリソースをレビューして、目的のアプリケーションでデバイス性能を最適化する必要があります。

このアプリケーションノートは、｢一般的な提案｣、｢回路の提案｣、および｢レイアウトの提案｣という3つの項に分かれています。｢一般的な提案｣の項では、アプリケーション内で全体的なデバイスの最高性能を実現するための設計実践例の概要を示します。この項では、物理的なプリント基板そのものに関する提案に加えて、デバイス周辺の外付け部品の配置という一般的な観点での最適配置について記述します。｢回路の提案｣の項では、最も重要で高感度のデバイス端子に対する推奨部品値を示します。最後に、｢レイアウトの提案｣の項では、コンバータ周辺の部品配置の推奨事項について詳述し、どの外付け部品を最上層または最下層に配置すべきかを明確にし、最後にプリント基板に関する追加情報を提供します。

ピン配列の説明については図1を、MAX12557の端子説明については表1を参照してください。MAX12557評価(EV)キットには、シングルエンドまたは差動クロック、シングルエンドまたは差動アナログ入力、内部/外部リファレンスなどに対応する複数のオプションが含まれています。このため、EVキットの回路図(図2～図5)は、通常のアプリケーションで使用される範囲を超えた、多くの外付け部品と構成に対処しています。最後に、図6と図7で、EVキットの最上層と最下層のシルクスクリーンと部品配置を示しています。


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図1. MAX12557のピン配列

表1. MAX12557の端子説明

Pin	Name	Function
1, 4, 5, 9, 13, 14, 17	GND	Converter Ground. Connect all ground pins and the exposed paddle (EP) together.
2	INAP	Channel A Positive Analog Input
3	INAN	Channel A Negative Analog Input
6	COMA	Channel A Common-Mode Voltage I/O.
7	REFAP	Channel A Positive Reference I/O. Channel A conversion range is ±2/3 × (VREFAP - VREFAN).
8	REFAN	Channel A Negative Reference I/O. Channel A conversion range is ±2/3 × (VREFAP - VREFAN).
10	REFBN	Channel B Negative Reference I/O. Channel B conversion range is ±2/3 × (VREFBP - VREFBN).
11	REFBP	Channel B Positive Reference I/O. Channel B conversion range is ±2/3 × (VREFBP - VREFBN).
12	COMB	Channel B Common-Mode Voltage I/O
15	INBN	Channel B Negative Analog Input
16	INBP	Channel B Positive Analog Input
18	DIFFCLK/active-low SECLK	Differential/Single-Ended Input Clock Drive. This input selects between single-ended or differential clock input drives. DIFFCLK/active-low SECLK = GND: Selects single-ended clock input drive. DIFFCLK/active-low SECLK = OVDD: Selects differential clock input drive.
19	CLKN	Negative Clock Input. In differential clock input mode (DIFFCLK/active-low SECLK = OVDD or VDD), connect a differential clock signal between CLKP and CLKN. In single-ended clock mode (DIFFCLK/active-low SECLK = GND), apply the clock signal to CLKP and tie CLKN to GND.
20	CLKP	Positive Clock Input. In differential clock input mode (DIFFCLK/active-low SECLK = OVDD or VDD), connect a differential clock signal between CLKP and CLKN. In single-ended clock mode (DIFFCLK/active-low SECLK = GND), apply the single-ended clock signal to CLKP and connect CLKN to GND.
21	DIV2	Divide-by-Two Clock Divider Digital Control Input
22	DIV4	Divide-by-Four Clock Divider Digital Control Input
23-26, 61, 62, 63	VDD	Analog Power Input. Connect VDD to a 3.15V to 3.60V power supply. Connect all VDD pins to the same potential.
27, 43, 60	OVDD	Output Driver Power Input. Connect OVDD to a 1.7V to VDD power supply.
28, 29, 45, 46	N.C.	No Connect
30	D0B	Channel B CMOS Digital Output, Bit 0 (LSB)
31	D1B	Channel B CMOS Digital Output, Bit 1
32	D2B	Channel B CMOS Digital Output, Bit 2
33	D3B	Channel B CMOS Digital Output, Bit 3
34	D4B	Channel B CMOS Digital Output, Bit 4
35	D5B	Channel B CMOS Digital Output, Bit 5
36	D6B	Channel B CMOS Digital Output, Bit 6
37	D7B	Channel B CMOS Digital Output, Bit 7
38	D8B	Channel B CMOS Digital Output, Bit 8
39	D9B	Channel B CMOS Digital Output, Bit 9
40	D10B	Channel B CMOS Digital Output, Bit 10
41	D13B	Channel B CMOS Digital Output, Bit 11 (MSB)
42	DORB	Channel B Data Out-of-Range Indicator. The DORB digital output indicates when the channel B analog input voltage is out of range. DORB = 1: Digital outputs exceed full-scale range. DORB = 0: Digital outputs are within full-scale range.
44	DAV	Data Valid Digital Output. The rising edge of DAV indicates that data is present on the digital outputs. The evaluation kit utilizes DAV to latch data into external back-end digital logic.
47	D0A	Channel A CMOS Digital Output, Bit 0 (LSB)
48	D1A	Channel A CMOS Digital Output, Bit 1
49	D2A	Channel A CMOS Digital Output, Bit 2
50	D3A	Channel A CMOS Digital Output, Bit 3
51	D4A	Channel A CMOS Digital Output, Bit 4
52	D5A	Channel A CMOS Digital Output, Bit 5
53	D6A	Channel A CMOS Digital Output, Bit 6
54	D7A	Channel A CMOS Digital Output, Bit 7
55	D8A	Channel A CMOS Digital Output, Bit 8
56	D9A	Channel A CMOS Digital Output, Bit 9
57	D10A	Channel A CMOS Digital Output, Bit 10
58	D13A	Channel A CMOS Digital Output, Bit 11 (MSB)
59	DORA	Channel A Data Out-of-Range Indicator. The DORA digital output indicates when the channel A analog input voltage is out of range. DORA = 1: Digital outputs exceed full-scale range. DORA = 0: Digital outputs are within full-scale range.
64	G/active-low T	Output Format Select Digital Input. G/active-low T = GND: Two's complement output format selected. G/active-low T = OVDD: Gray code output format selected.
65	PD	Power Down Digital Input. PD = GND: ADCs are fully operational. PD = OVDD: ADCs are powered down.
66	SHREF	Shared Reference Digital Input. SHREF = VDD: Shared Reference Enabled SHREF = GND: Shared Reference Disabled When sharing the reference, externally connect REFAP and REFBP together to ensure that VREFAP equals VREFBP. Similarly, when sharing the reference, externally connect REFAN to REFBN together to ensure that VREFAN = VREFBN.
67	REFOUT	Internal Reference Voltage Output. The REFOUT output voltage is 2.048V. For internal reference operation, connect REFOUT directly to REFIN or use a resistive divider from REFOUT to set the voltage at REFIN. For external reference operation, REFOUT is not required and must be bypassed to GND with a ≥ 0.1µF capacitor.
68	REFIN	Single-Ended Reference Analog Input. For internal reference and buffered external reference operation, apply a 0.7V to 2.3V DC reference voltage to REFIN. For unbuffered external reference operation, connect REFIN to GND. In this mode REF_P, REF_N, and COM_ are high impedance inputs that accept the external reference voltages.
-	EP	Exposed Paddle. EP is internally connected to GND. Externally connect EP to GND to achieve specified dynamic performance.

一般的な提案

• 一般的に、ソリッドグランドプレーンと電源プレーンを備えた多層基板は、最高レベルの信号の完全性を実現します。
• MAX12557は、エクスポーズドパッドにソリッドグランドプレーンを接続するなど、高速基板レイアウトの設計手法を必要とします。
• ほぼ完全にベタにし、空隙を最小限に抑えることで、MAX12557のアナログ側における中間層のグランドプレーンの完全性が維持されます。非常に小さなビア間隔を使用することによってビアを互い違いに配置し、空隙を最小限に抑えます。また、重要な部品、特に、ピン7と8上のREFAP、REFANコンデンサ、ピン6のCOMAバイパス、ピン11と10上のREFBP、REFBNコンデンサ、ピン6と12上のCOMBバイパス、およびアナログA入力ピン2と3およびアナログB入力ピン15と16の周辺にある重要な小型コンデンサの下には、ソリッドグランドを確保します。
• 各入力と出力の信号を、特定の層領域に制限します(たとえばすべてのアナログ入力を層Xに、すべてのディジタル出力を層Yに、すべてのクロックを層Zに制限します)。各層を2つのソリッドグランドプレーンの間に、またはマイクロストリップとして閉じ込めるようにします。
• グランドトレースの代わりに電源プレーンを使用して、これらの信号におけるインダクタンスを最小限に抑え、また全体的なノイズを最小限に抑えます。パワートレースを使用する場合、物理的に幅を広くして、IR降下とインダクタンスを最小限に抑える必要があります。
• GNDおよびV_DD (電源接続)には、複数の18milドリルサイズのビアをお勧めします。
• MAX12557のGNDとエクスポーズドパッド(EP)はすべて、同じグランドプレーンに接続する必要があります。MAX12557は、EP接続に依存して低インダクタンスのグランド接続を達成しています(指定されたグランド層への複数のビアを使用)。必要なビアの数は、ビアの穴のサイズによって決まります。ガイドラインとして、5 x 5 (合計25)マトリクスの13milビアを使用することをお勧めします。適切なグランド接続を確保するには、少なくとも12milのビアが必要です。
• MAX12557の内外で最も重要な接続は、アナログ入力、リファレンスピン、クロック、およびディジタル出力トレースです。最も重要なピンは2、3、6～8、10～12、15、16、19、20、67、および68です。
• ADCのまわりに重要なバイパスコンデンサを接続しているトレースは、抵抗とインダクタンスを最小限に抑えるため、できるだけ幅を広くする必要があります。トレース幅は10mil以上を推奨します。部品がグランドプレーンの真上に配置されていない場合、グランドトレースの幅はできるだけ広くする必要があります。これには、PCB設計で使用するすべてのグランドサーマルが含まれます。
• サーマルを使用してバイパスコンデンサをGNDに接続する場合には、コンデンサごとに2つのサーマルと、各サーマルのGND側のビアを使用してインダクタンスを最小限に抑えます。
• 高速ディジタル信号トレースは、高感度のアナログトレース、クロックトレース、およびREFPとREFNから離して配線します。
• すべての信号ライン(REFPとREFNを含む)を短くして、直角に曲がる部分がないようにします。
• 必ず、差動アナログ入力ネットワークのレイアウトを対称とし、またすべての寄生が等しくバランスを保つようにします。
• すべてのバイパスコンデンサをできるだけADCの近く(できればコンバータと同じPCB側)に配置します。このとき、表面実装デバイスを使用して、インダクタンスを制限します(｢レイアウトの提案｣の項で詳述します)。
• 一般に、GNDバイパスビアのドリルサイズはすべて18milになるようにします。
• このADCで最適な性能を得るためには、アナログとディジタルで個別の電源が必要です。
• MAX12557は、クロック入力に対して、差動またはシングルエンド信号のいずれにも対応可能です。
• MAX12557は、差動またはシングルエンドのアナログ入力信号を受け入れます。最適な性能は差動信号によって得られます。
• コンバータのEPは、そのデバイスのメイングランドとして働きます。したがって、指定のグランドプレーンに正しく取り付ける必要があります。
• ADC回路と、基板に含まれる可能性のあるその他の隣接する回路との間にグランドの｢島｣を使用します。たとえば、複数のADCをシングル基板上で使用する場合、ADCの間にグランドプレーンを配置することによって関連回路を分離します。

回路の提案(図2～図5)

• (ピン2と3、INAPとINAN)：全体的に最高のAC性能を実現するには、アプリケーションに応じて、5.6pF～12pFの値を持つシャントコンデンサを、これらのピンとグランドの間に接続する必要があります。これらの値のコンデンサは、ADCを駆動するあらゆるアンチエイリアシングフィルタの共振回路内に組み込むことが可能で、基板の上面に配置する必要があります。
• (ピン6、COMA)：最適な2.2µF高周波セラミックコンデンサを用いて、COMAをGNDにバイパスします。
• (ピン7、REFAP)：基板の上面で高周波(最大1.0µF)セラミックコンデンサを用いて、REFAPをGNDにバイパスします。すべてのREFAPトレースを短くします。
• (ピン8、REFAN)：基板の上面で高周波(最大1.0µF)セラミックコンデンサを用いて、REFANをGNDにバイパスします。すべてのREFANトレースを短くします。
• (ピン10、REFBN)：基板の上面で高周波(最大1.0µF)セラミックコンデンサを用いて、REFBNをGNDにバイパスします。すべてのREFBNトレースを短くします。 (P7)
• (ピン11、REFBP)：基板の上面で高周波(最大1.0µF)セラミックコンデンサを用いて、REFBPをGNDにバイパスします。すべてのREFBPトレースを短くします。
• (ピン12、COMB)：最適な2.2µF高周波セラミックコンデンサを用いて、COMBをGNDにバイパスします。
• (ピン15と16、INBNとINBP)：全体的に最高のAC性能を実現するには、アプリケーションに応じて、5.6pF～12pFの値を持つシャントコンデンサを、これらのピンとグランドの間に接続する必要があります。これらの値のコンデンサは、ADCを駆動するあらゆるアンチエイリアシングフィルタの共振回路内に組み込むことが可能で、基板の上面に配置する必要があります。
• (ピン23～26と61～63、V_DD)：最適な2.2µF以上の高周波セラミックコンデンサと並列に、最適な0.1µF高周波セラミックコンデンサを用いて、V_DDをGNDにバイパスします。
• (ピン27と43と60、OV_DD)：最適な2.2µF以上の高周波セラミックコンデンサと並列に、最適な0.1µF高周波セラミックコンデンサを用いて、OV_DDをGNDにバイパスします。
• (ピン28～41、D0B～D13B)：データ出力ピンとそれぞれの負荷の間に直列抵抗を接続します。これらの抵抗は、出力ロジックドライバからの高周波エッジ電流が内部チップのGNDに流入することを制限します。負荷容量と組み合わせるときは、約1nsのRC時定数が得られるような値を選択します。マキシムは、Panasonic EXB-2HV-221Jなどの超小型で安価な抵抗アレイを使用します(MAX12557 EVキットの部品表を参照してください)。
• (ピン45～58、D0A～D13A)：データ出力ピンとそれぞれの負荷の間に直列抵抗を接続します。これらの抵抗は、出力ロジックドライバからの高周波エッジ電流が内部チップのGNDに流入することを制限します。負荷容量と組み合わせるときは、約1nsのRC時定数が得られるような値を選択します。マキシムは、Panasonic EXB-2HV-221Jなどの超小型で安価な抵抗アレイを使用します(MAX12557 EVキットの部品表を参照してください)。
• 内部リファレンス-電圧出力(ピン67、REFOUT)：REFOUTの電圧は2.048Vで、REFOUTは1mAを供給可能です。内部リファレンス動作のため、REFOUTをじかにREFINに接続するか、REFOUTで抵抗分圧器を使用して、REFINでの電圧を設定します。最適な≥0.1µF以上の高周波セラミックコンデンサを用いて、REFOUTをGNDにバイパスします。
• シングルエンドリファレンスアナログ入力(ピン68、REFIN)：内部リファレンスまたはバッファ付き外部リファレンス動作の場合には、0.7V～2.3VのDCリファレンス電圧をREFINに印加します。指定の動作電圧の範囲内では、REFINの入力インピーダンスは50MΩを超え、差動リファレンス電圧(V_{REF_P} - V_{REF_N})はREFINから供給されます。内部リファレンスモードおよびバッファ付き外部リファレンスモードでは、最適な0.1µF以上の高周波セラミックコンデンサを用いて、REFINをGNDにバイパスします。バッファなしの外部リファレンスモードの動作の場合には、REFINをGNDに接続します。

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図2. MAX12557EVKITのアナログ入力部分の回路図


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図3. MAX12557EVKITのディジタルA出力の回路図


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図4. MAX12557EVKITのディジタルB出力の回路図


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図5. MAX12557EVKITのクロックの回路

レイアウトの提案(重要部品配置の図6と図7を参照してください)

• MAX12557をプリント基板の上面に配置します。
• コンバータのすべてのGNDピン(1、4、5、9、13、14、および17)は、トレースを使用して、物理的にMAX12557の真下の銅に配置する必要があります。
• 各コンバータのアナログ入力回路は、バランスを保つ必要があります。つまり、駆動源(アンプやフィルタなど)から差動入力までのトレース長が同じでなければならないということであり、また、すべての寄生が等しくバランスを保てるように部品の配置が互いに対称でなければならないということです。これらのラインは、インダクタンスを最小限に抑えるため、また基板の他の部分からのノイズと信号のピックアップを回避するため、短くする必要があります。
• アナログ入力ピン2と3 (INAPとINAN)を基板の上面にあるデバイス端子に近づけて配置することによって、アナログ入力ピン2と3上のシャントコンデンサのトレース長を最小にします。
• 次に、ピン6 (COMA)からGNDの間に、2.2µFコンデンサをできるだけデバイスの近くに配置します。このコンデンサは、必要であれば、13milのビアを使用してピン6に接続することで、基板の底部に配置することができます。トレースは、短くしておく必要があります。
• 次に、ピン7と8の間に1µFのコンデンサを配置します。このコンデンサは、基板の上面の、できるだけこれらのピンの近くに配置する必要があります。REFAPとREFAN (ピン7と8)の両端に接続する1µFのコンデンサは、製造公差の範囲内で、できるだけDUTの近くに配置する必要があります。
• 次に、ピン7からグランドに、またピン8からグランドに、バイパスコンデンサを配置します。これらのコンデンサは、共有の1µFコンデンサのできるだけ近くに隣り合わせて配置する必要があります。また、ビアを使用して、これらのコンデンサのGND端を指定のアナロググランド層に接続する必要があります(デバイスのEPにも接続する必要があります)。層2にグランドプレーンがある場合、このプレーンは、これら3つの部品の下で拡大して、ピン1と2へのインダクタンスを低減する必要があります。REFAPとREFANのグランドビア用として、マキシムは、18milのドリル径を使用しています。これは、めっきを考慮して3mil分大きくしてあります。最終的なビア穴のサイズは15milに近くなります。
• 次に、10µFのコンデンサをピン7と8の間に配置します。最上層でこのコンデンサ用に十分なスペースが利用できない場合、EVキットで行われているとおり、ビアを使用して信号を通過させて、基板の底部に10µFのコンデンサを組み込むことができます。このコンデンサをデバイス端子に接続しているトレースの全体の長さを最小限にします。
• 次に、ピン10と11の間に1µFのコンデンサを配置します。このコンデンサは、基板の上面の、できるだけこれらのピンの近くに配置する必要があります。REFBNとREFBP (ピン10と11)の両端に接続する1µFのコンデンサは、製造公差の範囲内で、できるだけコンバータの近くに配置する必要があります
• 次に、ピン10からグランドに、またピン11からグランドに、バイパスコンデンサを配置します。これらのコンデンサは、共有の1µFコンデンサのできるだけ近くに隣り合わせて配置する必要があります。また、ビアを使用して、これらのコンデンサのGND端を指定のアナロググランド層に接続する必要があります(デバイスのEPにも接続する必要があります)。層2にグランドプレーンがある場合、このプレーンは、これら3つの部品の下で拡大して、ピン1と2へのインダクタンスを低減する必要があります。REFBPとREFBNのグランドビア用として、マキシムは、18milのドリル径を使用しています。これは、めっきを考慮して3mil分大きくしてあります。最終的なビア穴のサイズは15milに近くなります。
• 次に、10µFのコンデンサをピン10と11の間に配置します。最上層でこのコンデンサ用に十分なスペースが利用できない場合、EVキットで行われているとおり、ビアを使用して信号を通過させて、基板の底部に10µFのコンデンサを組み込むことができます。このコンデンサをデバイス端子に接続しているトレースの全体の長さを最小限にします。
• ピン7と8の間の往復のトレースの長さは、短く、同一にする必要があります。もう一度述べますが、これらは対称で、同じ長さでなければなりません。
• ピン10と11の間の往復のトレースの長さは、短く、同一にする必要があります。もう一度述べますが、これらは対称で、同じ長さでなければなりません。
• 次に、ピン12 (COMB)からGNDの間に、2.2µFコンデンサをできるだけデバイスの近くに配置します。このコンデンサは、必要であれば、13milのビアを使用してピン6に接続することで、基板の底部に配置することができます。トレースは、短くしておく必要があります。
• アナログ入力ピン15と16 (INBNとINBP)を基板の上面にあるデバイス端子に近づけて配置することによって、アナログ入力ピン15と16上のシャントコンデンサのトレースの長さを最小にします。
• MAX12557のEPは、指定のグランドプレーン(できれば層2)に正しく接続することが必須です。これは、十分な数のビアを使用してインダクタンスを最小限に抑えることによってのみ実現可能です(ビアの数は穴のサイズによって決まります)。ガイドラインとして、5 x 5 (合計25)マトリクスの13milビアを使用することをお勧めします。少なくとも12milが必要です。
• 1つの層(できれば層2)をソリッドアナロググランドとして使用してください。この層に、推奨するビアアレイを用いてMAX12557のEPを接続します。
• クロックの提案(ピン19と20)：クロック入力は、少なくともアナログ入力やリファレンスピンと同じぐらい高感度です。クロックラインは、アナログ信号ラインと同じように取り扱ってください。クロックラインが、あらゆるディジタル出力信号の近くを通らないようにしてください。複数のADCを基板上で使用する場合は、クロックラインのペアを分離して、他のADC部分からのノイズと信号のピックアップを最小限に抑えます。クロック信号は、データ出力ラインと同じ層に存在しないようにします。同じ層に存在するような場合は、2つの信号タイプの間に比較的大きな物理的距離を保ち、2つの信号タイプの間にGNDをルーティングすることによって、カップリングが生じる可能性をすべて排除するようにしてください。
  
  差動クロック入力の場合、標準値の1.4V_P-Pをお勧めします。この値を使用すると、このコンバータの特性を明確に示すことができるからです。ただし、最も重要なことは、ピークトゥピーク入力のクロック信号スイングではなく、急速な立上りと立下りの時間を実現するスルーレートです。また、内部の差動アンプによって、利得が得られると同時に、信号の波形を直角にすることができます。EVキット上では、センタータップ付きのトランスを使用することでクロック入力を増大して急速な立上りと立下りの時間を確保し、次にダイオードを使用して振幅を1.4V_P-Pに制限します。シングルエンドのクロックの場合、エッジを鋭くする必要があります。このとき、最大と最小の電圧はデータシートに規定されており、ハイロジックレベルでは0.8V_DD (最小)、ローロジックレベルでは0.2V_DD (最大)となります。クロックのコモンモードの電圧(1/2V_DD)は内部で生成されます。推奨するインタフェース回路/ドライバのロジックについては、入力CMOS、LVPECL、およびLVDSなどのロジックファミリがすべて、クロック入力の駆動に使用可能です。高周波の入力信号を備えた要求の厳しいほとんどのアプリケーションについては、MAX9320 PECLバッファなどの超高速LVPECLクロック分配をお勧めします。
• (ピン23～26と61～63、V_DD)：最適配置は、0.1µFのバイパスコンデンサをデバイス端子のすぐ隣に配置することです。
• (ピン27と43と60、OV_DD)：最適配置は、0.1µFのバイパスコンデンサをデバイス端子のすぐ隣に配置することです。
• データラインB (ピン28～41)とデータラインA (ピン44～58)：出力データピンのため、ADCからバッファまたは負荷ICまでのトレースを短くなるようにしてください。最適な性能を確保するため、直列の抵抗をADCの極めて近くに配置し、負荷容量の合計が10pF以上となるようにします。最適なAC性能を実現するには、MAX12557のEPのグランドに戻るソリッドグランドプレーンがバッファまたは負荷ICに存在することが極めて重要になります。データラインを最上層または最下層にルーティングした場合(マイクロストリップ手法)、効果的な伝送ラインを形成するためには、隣接する層が常にグランドプレーンであることが必要です。データラインを中間層にルーティングした場合(ストリップライン手法)、効果的な伝送ラインを形成するためには、隣接する層のいずれもがグランド電位であることが必要です。ディジタル信号出力が、完全に1つのバス内に配置されるように制限し、電流の帰路を制御します。また、データラインを中間層にルーティングした場合、おそらくビアを互い違いに配置することによって、MAX12557とディジタル負荷の間の、グランドプレーンの空隙(ディジタル信号ビアによって生成される)を最小限に抑えます。
• 共有リファレンス(ピン66、SHREF)：リファレンスを共有する場合、V_REFAP = V_REFBPを確保するため、REFAPとREFBPを外部で結合します。リファレンスを共有する場合、上記と同様、V_REFAN = V_REFBNを確保するため、REFANとREFBNを外部で結合します。
• REFOUTとREFIN (ピン67と68)へのバイパスコンデンサは、短いトレースを使用してデバイス端子の近くに配置し、デバイスのグランドプレーンにじかに接地することが必要です。

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図6. MAX12557EVKITの上面シルクスクリーンと部品配置


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図7. MAX12557EVKITの下面シルクスクリーンと部品配置

結論

このアプリケーションノートに記載された提案にしたがってデバイスとEVキットのデータシートの情報を補足すれば、目的のアプリケーションでデバイスの性能を最適化することができます。