アプリケーションノート 2694

ホットスワップコントローラ出力短絡時の短絡電流振幅とパルス幅の最小化


要約: ホットスワップコントローラの出力が短絡された場合、内部遮断器機能が作動して回路をオープンにします。しかし、内部遮断器が反応する前に、初期電流値は数百アンペアになる場合があります。標準的なホットスワップコントローラ遮断器の遅延時間は、200ns~400ns程度であり、ゲートターンオフ時間は、ゲートプルダウン電流の制限により10µs~50µs程度になる場合があります。その間に、大短絡電流が流れます。

アプリケーションノートに記載している簡単な外部回路によって、初期電流スパイクを最小にし、その後200ns~500ns以内で短絡処理します。

標準的なホットスワップ回路

MAX4272を使用した標準的な+12V 6Aホットスワップ制御回路を見てみましょう(図1)。MAX4272の仕様によると、トリップ閾値が50mVの低速コンパレータと200mVの高速コンパレーターを内蔵しています(全温度わたって許容誤差はそれぞれ43.5~56mVと180~220mV)。通常のトリップ電流と動作電流の比に1.5~2.0の乗数を適用して、RSENSE = 5mΩを選択します。公差5%のRSENSEを使用すると、トリップ電流範囲は、過負荷条件の低速コンパレータに対して8.28~11.76Aであり、短絡発生時の高速コンパレータに対して34~46.2Aです。

図1. 標準的なホットスワップコントローラ回路
図1. 標準的なホットスワップコントローラ回路

低速コンパレータ最小トリップ点は標準動作電流より38%大きく、また高速トリップスレッショルドは、標準動作電流の6~8倍における短絡回路トリップが適当です。

高速コンパレータの遅延の350nsは、この間は回路抵抗によってのみ初期短絡電流スパイクが制限されることを意味します。その後電流はゆっくり減少します、理由は、短絡状態が完全に解消されるまで3mAのゲートプルダウン電流がMOSFET M1の3~4nFのゲート容量の放電を制限するからです。ゲートが19Vからグラウンドの近くまでプルダウンされる間、短絡電流は15~40µsの間ゆっくり減少します。

ピーク短絡電流

最初の350nsの間のピーク電流は、次の項目に依存します:
(a)電源ESR、(b)短絡回路クオリティ、(c) RSENSEの値、(d) M1のRDS(ON)、ならびに(e) M1のID(ON)

およその最良の実用的な値をこれらに割り当てると、全短絡回路抵抗は、(電源ESR ≈ 4mΩ) + (短絡回路 ≈ 3mΩ) + (RSENSE = 5mΩ) + (RD(ON) ≈ 4mΩ) ≈ 16mΩとなります。

これは、電源の能力によっては750A程度のピークISCを生じます(750Aの電流が、1µs当たり340mVの割合で、2200µFコンデンサの低ESRバックプレーンに放電します)。この場合、実際のピークISCは、おそらくM1のID(ON)によって400Aに制限されるでしょう。

ID(ON)は、VGSに依存します。よって、この期間ゲート-ソース電圧を測定するために回路を調べることは役に立ちます。MAX4272は、内部のチャージポンプによって動作ゲート電圧がVINより約7V高くなっています。したがって、MOSがオンの場合、VGS = 7Vです。

短絡の第二の影響は、それが実際にVGSを増加させることです。短絡回路にM1のドレイン-ソース間にフル入力電圧の一部と等しい電圧ステップがあると考えてください。M1のRD(ON)がおおよその全短絡回路抵抗の約1/3とすると、12Vステップの1/3はVDSに加えられます。このステップは、ドレインからゲートへのcdgとゲートからソースへのCgsの分圧動作によってゲートに部分的に伝達されます。適切な計算によって、この付加的なΔVGSが300~500mVであることがわかりますが、短絡状態の間の測定では、 ΔVGS = +3Vほど高いことが示されます。

良質の短絡回路では、数マイクロ秒から数十マイクロ秒までの間に数百アンペアの電流が流れることはほぼ明らかです。

ピークISCを1µs以内で50Aに制限することを望みますが、非常に高速のコンパレータとゲートプルダウン回路の追加なしでは困難です。しかし、簡単ないくつかの回路変更の検討ができます。

  1. ゲート放電の速度を上げるために、簡単な外部回路を追加することによって、短絡状態の期間を½µs以内に制限することができ、その間に内部高速コンパレータの最初の350ns応答時間の間に電流がID(ON)によって数百Aアンペアに抑えられます。または
  2. 少しばかり複雑な外部回路によって、期間200ns以内でピークISCを100Aの範囲に制限することができます。

高速ゲートプルダウン回路による短絡大電流期間の制限

大短絡電流の期間は、図2で示すようにPNPダーリントントランジスターQ1を追加することによって、簡単に最小にすることができます。ダイオードD1によって、ターンオン時にゲートが正常に充電され、また、コントローラの3mAのゲート放電電流は、ターンオフ時にQ1のベースへと向きが変ります。それから、Q1は、100nsでゲートを急速に放電するように動作します。短絡回路の大電流分は、このように350ns高速コンパレータ遅延時間をほんのわずか超えるだけに制限されます。

図2. 高速ゲートプルダウンのあるホットスワップコントローラ
図2. 高速ゲートプルダウンのあるホットスワップコントローラ

高速電流制限回路

図3の回路では、短絡電流は< 200nsの間で約100Aに制限することができます。RSENSE端の電圧が600mVに達する時にトリガーされるPNPトランジスターQ1aは、NPNトランジスターQ1bをドライブして、M1のゲート容量を急速に放電します。

図3. 高速短絡回路のピーク電流制限のあるホットスワップコントローラ
図3. 高速短絡回路のピーク電流制限のあるホットスワップコントローラ

C2は短絡の間にゲートに加えられた正の過渡ステップ電圧をさらに減少させるためにM1ゲートとソースの間に配置され、その値は10nFから100nFまでです。

ツェナーダイオードD1は、VGSをMAX4272から得られる7Vよりも下に制限するために追加されます。

5mAでバイアスされ場合のツェナーダイオードの定格は5.1Vとみなされますが、MAX4272からただ100µAのゲート充電(ツェナーバイアス)電流しか得られないので、この回路ではVGSを3.4Vに制限します。データシート上で3.4Vで5mΩと7Vで3mΩであるのでRD(ON)でいくらか消費されてVGSが制限され、ID(ON)が減少してM1のターンオフが高速になります。

また、図1と2の回路で、ツェナーD1とコンデンサC2がいくつかの利点で使用され、回路短絡の間のID(ON)を減少させます。

試験方法 - 短絡を生成する回路

どのようにすると短絡回路をより簡単に作れるでしょうか?少なくとも基本的なものの中にひとつはあります。

しかし、クォリティが高く、再現性のあるテスト用途に向く短絡回路は、もう少し難しいものになります。短絡回路を作成するいくつかの方法がこの実験のために検討されました。

  • メカニカルスイッチは、数ミリ秒の期間にわたって常に接点の開閉振動を生じます。ロータリスイッチは、いくらかの見込みがあるようにみえますが、しかし、数回の大電流開閉によるアーク発生に起因するコンタクトの腐食時の、再現性が疑問になります。
  • 大電流リレー接点も、接点開閉振動を生じ、また閉じている間の接触抵抗の変化を示します。
  • サイリスタの検討は、立上りの電流率が満足のいかないものでした。
  • 大電流水銀変位リレーは、最良の方法であると期待されましたが、結果は満足なものではありませんでした。4mΩ抵抗をもつと明記された60A 600V水銀スイッチは、接触開始時で40mΩの初期の抵抗を持ち、電流パルスが進むにつれて、ゆっくり15µs期間にわたって4mΩに減少することが分かりました。
  • 短絡結合のマニュアル操作は、偶然の、断続的な、再現性のない接触が起こります - おそらく基本的なものに最も近い!しかし、非常に急激な電流を得ることができます。再現性のある開閉回数が接触腐食によって制限を受けますが、結局は、これが最も効果的(また、経済的な)方法でした。
最も有望な研究室品質の方法は、複数の大出力CMOSシュミットラインドライバーからドライブされる複数の並列結線された低RD(ON) NMOSトランジスターを使用することです。この方法は、時間とリソースの制限のために、追求されませんでした。

急激な電流をもつ真の低抵抗短絡回路は、機械的な手段によって研究室で安定して作成するのは非常に困難です。また、これは動作回路で経験される偶然の短絡においてほとんど間違いなく真実です。

標準的な手動の短絡は、図4に示されるようなコンデンサ-放電電流と電圧波形となります。上側の短絡出力電圧波形(5V/div)は、タイムスケールのほとんどにわたってコンデンサが半分以下に放電されていることを示します(25µs/div)。下側の短絡電流波形(25A/div)は、接点の断続的な性質を明確に示します。

図4. 不規則なメカニカル短絡回路波形
図4. 不規則なメカニカル短絡回路波形

また、5mΩ以下のESRで電源を作成するのが容易です。それにもかかわらず、慎重な測定で100Aの短絡の間に440mVの電圧降下を示す4~5mΩの低いESR電圧源を作成するのにかなりの労力が費やされました。この電圧源は、5500µFのコンピュータグレードの電解コンデンサ、3.3µFの多層セラミックコンデンサと6個の100µFの機能性高分子アルミ電解コンデンサを並列にして、10A電源からドライブされる回路の入力に直接取り付けられました。

短絡電流波形

図1の回路は、図5で示すような短絡回路電流波形を示しました。波形は反転されて現れますが、その理由は、オシロスコープのグラウンドをテスト回路の+12V入力端子に接続し電流検出抵抗RS端の電圧を測定したためです。RSは6mΩ、電圧スケールは1V/1divであり、2400mVのピーク電圧または400Aを示します。電流は、それが良好な接点のような、急激なものではありません。
図5. 無変更の回路の400Aピーク短絡回路電流波形
図5. 無変更の回路の400Aピーク短絡回路電流波形

図6の出力電圧波形を観測することもまた役立ちます。図6は短絡時の出力電圧波形とM1ゲート電圧波形がRS端の電圧波形と組み合わせられています。すべての電圧は、+12V入力が基準です。

図6. 無変更の回路での短絡電圧波形と電流波形
図6. 無変更の回路での短絡電圧波形と電流波形

VOUT-VIN波形は、短絡時にVOUTが7V低下することを表しており、短絡回路抵抗は全回路抵抗の1/2よりわずかに低いだけであることを示します。もっと低い抵抗の短絡では、400Aを超えるピーク電流が発生したかもしれません。同一波形は、短絡が最初の300nsの間では完全には効果的でないことを示し、これはゆっくり低下するVSENSE波形の原因となります。

VGATE波形は、低下するVOUTに起因して、初期VGS = 7Vが1µsで10V近くまで増加することを表します。VGSは、5µsで9Vに、20µsで6Vまで、33µsで4Vまで単に減少しました。ゲートの遅い放電は、放電電流として使用できるのがたったの3mAであることに起因します。その結果、短絡電流は、短絡開始の後の27µsで、まだ100Aです。

図2の高速ゲートプルダウン回路は、初期の短絡電流を減少させませんが、しかし、PNPダーリントンプルダウンでは、急速に電流波形が終了します。図7に示されるこの構成に対する短絡回路電流波形は2400mVまたは400Aピーク電流を示しますが、その電流は、370nsでの高速コンパレータトリガの後で50ns以内に終了します。また、短絡回路電流波形は非常に急激で、優れたメカニカル短絡回路開始を示すことに注目してください。

図7. 高速プルダウン回路の短絡回路電流波形
図7. 高速プルダウン回路の短絡回路電流波形

回路キャパシタンスが入力キャパシタンスを再充電するとき、ソース電流は逆転し、+12V入力でわずか正のオーバシュートが起こります。

図3の高速短絡回路ピーク電流制限回路は、ピーク電流と短絡回路による電流期間を制限する際に有効です。図8に示されるRS端電圧波形は、6mΩで約600mVまたは100Aでピークに達します。短絡電流終了は非常に急速で、電流パルスは200ns以内で完全に終了します。

図8. 修正されたホットスワップコントローラ回路の短絡電流パルス
図8. 修正されたホットスワップコントローラ回路の短絡電流パルス

バックプレーン電源障害は、図9で示されるように、この技術によって最小にされ、この場合、ピーク電圧障害は、試験方法セクションで述べられる+12V電源で±500mV以下です。

図9. 図3の回路での短絡回路によるバックプレーン障害
図9. 図3の回路での短絡回路によるバックプレーン障害

また、急激な電流は、非常にハイクォリティな短絡回路開始を示すことに注目してください。残念なことに、この急激な短絡回路波形を複製することは、簡単ではありません。

それから何が起こりますか?

PNP-NPN検出/プルダウン回路は、非常に急速に短絡電流を遮断する(それから解放)ため、MAX4272高速コンパレータは、トリガーするのに十分な時間(応答時間 = 350ns)がありません。図10は、500µsの期間(短絡回路開始の後の450µs)にわたるVGS波形を示します。放電されたゲートは、まだアクティブである100µAゲート充電電流によって立上りを開始します。約130µsの後、ゲートは十分に上昇して(3V)、VOUTは約1Vに立ち上り、短絡電流が再び流れ始めます。再充電は十分にゆっくりであるので、33A (200mV/6mΩ)での高速コンパレータトリガと、ICが遮断とラッチオフをすることによってその役割を果たします。

図10. 短絡状態下のVGSの時間圧縮表示
図10. 短絡状態下のVGSの時間圧縮表示

要約

議論される2つの回路のいずれも、ホットスワップコントロール回路が短絡で動作する場合、消費されるエネルギーを最小にすることによって、バックプレーン電源を保護します。図2のより簡単な回路は、短絡電流が500nsよりいくぶん短く流れる場合に劇的に期間を短くし、一方、図3の若干複雑な回路は、パルス幅を200ns未満まで切り捨てるのと同じくらい十分に、ピーク短絡電流を100Aまで減少させます。

どちらの技術も、ほとんどのホットスワップコントローラ回路に使用することができます。

それぞれの試験結果は、電源のインピーダンス、短絡回路のインピーダンスに依存して変化し、特に品質と短絡回路の動作開始時間それ自身によって変化ます。