アプリケーションノート 111

超低消費電力のデュアル電圧出力DAC


要約: このデザインノートは、省電力化し、5V電源からわずか20µAのみ消費するようにデュアル、電圧出力ディジタル-アナログコンバータ(DAC)を変更する回路を示しています。この回路は、マイクロパワー機器でのオフセットのゼロ化などスローまたはスタティックアプリケーションでのプログラマブル電圧生成に適しています。

同様の記事が、「Electronic Design」誌に掲載されました。

図のデュアル電圧出力DACは、5V電源で消費電流を20µA以下に抑える省電力化対策をいくつか採用しています。この回路は、超低電力機器でのオフセットゼロ化など、スローアプリケーションやスタティックアプリケーションでのプログラマブル電圧生成に適しています。

電圧出力と共通のリファレンスを持つ、2個の独立した8ビットDACを提供するこのデュアルDAC回路は、5V電源で消費電流を20µA以下に抑えます。
電圧出力と共通のリファレンスを持つ、2個の独立した8ビットDACを提供するこのデュアルDAC回路は、5V電源で消費電流を20µA以下に抑えます。

電流出力DACは、一般に、IOUTの相補電流をグランドへ導くため、電力の無駄が発生します。図の回路では、通常IOUTと称されるピンにリファレンス電圧を印加する逆電圧スイッチングモードで、各DACを動作させることによって、このような電力の無駄を防いでいます。

この回路のOUTピンの入力インピーダンスは11kΩと比較的低く、一定しています。入力電流を下げる目的で、リファレンス電圧を100分の1に分圧(5Vから50mVまで)しているため、各DAC入力へ供給される電流は僅か5µAです。信号レベルの回復は、各出力アンプにおいてゲイン100で補償することによって行います。必要となる複数の100:1アッテネータには、低価格の10MΩ/100kΩの抵抗分割が適しています。精度は2%ですが、マッチングとトラッキングは、ディスクリート抵抗よりもかなり優れています。

図の出力アンプでは、最大オフセットが0.5mVとなっているため、より大きなスケーリングは実用的ではありません。100倍に増幅するため、これらのオフセットにより±1% (0.05V) の最大出力誤差を発生します。この誤差は温度に対しては一定ですが、40℃以上のドリフトによる追加誤差は、通常±½ LSBとなります。図の超低電力出力アンプを採用した理由は、IDDが僅か1µAとなる低消費電流の利点によるものです。

全体的な消費電流を最小化するためのもう一つの対策としては、IC1のディジタル入力に与えられるロジック信号のスイングを、電源電圧範囲の0.2V以内に納めることです。この条件下での最大IDD規格は、全温度範囲を通じて100µAとなっていますが、この規格は、殆どのCMOS IDD定格と同様、余裕を持った値になっています。電源電圧スイングでのIDDは無視できる程度ですが、スイングがTTLレベルに近づくと急激に上昇します。

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